广西省自然科学基金(2011GXNSFA018153)
- 作品数：6 被引量：26H指数：3
- 相关作者：蔡启仲李克俭张炜周曙光李静更多>>
- 相关机构：广西科技大学桂林电子科技大学更多>>
- 发文基金：广西省自然科学基金广西教育厅科研项目更多>>
- 相关领域：自动化与计算机技术更多>>
- 基于FPGA的PLC输入存储与读取控制器的设计被引量：3
- 2014年
- 提出应用FPGA设计PLC的输入存储与读取控制器的思路。分析了PLC开关量状态的采集、存储和读取过程,设计了该控制器的电路构成和基本原理,在输入采集命令作用时,在内部时序脉冲控制下自主完成4位1组的数据组合并存入存储矩阵中,在PLC用户程序执行过程中,实现位信息读取、高速位信息读取和数据信号的读取。应用Verilog HDL语言实现相关硬件的构建和连接。测试表明:该控制器可以自主完成每条命令的功能,提高了PLC执行指令序列的操作速度。
- 李静蔡启仲张炜张玲玲
- 关键词：PLCFPGA控制器
- 基于FPGA的串行定时器设计被引量：8
- 2012年
- 为实现因控制芯片内部定时器数量有限而难以满足不断提高的控制需求,在外扩定时器方面,介绍了一种基于FPGA的串行控制的定时器设计,并通过使用FPGA内部的RAM结合顺序控制方式,可以在极短的周期内快速访问每一个定时单元,完成相应的定时工作;当定时完成后,通过中断方式通知外部芯片定时结束,并自动载入上次定时初始值,实现了外部控制芯片可以在任何时刻访问各个定时单元,获取定时状态与定时中间值.实验结果表明系统运行正常,满足要求.
- 李克俭付杰蔡启仲吴笔迅
- 关键词：FPGAIPVERILOG定时器
- 基于FPGA的并行操作逻辑运算控制器的设计被引量：3
- 2013年
- 构建了一种采用ARM与FPGA协同并行工作实现逻辑运算功能的PLC控制系统;以FPGA硬连接控制电路为核心,设计了可并行执行多操作位的逻辑运算控制器;该控制器能与执行其他功能指令的控制器并行工作,并且在脉冲分配器的脉冲作用下,可自主完成PLC逻辑运算指令;在设计中采用了自顶向下的方法,并使用Verilog HDL语言实现了相关硬件的构建和连接;经过测试可知,该控制器可以自主完成逻辑运算指令的执行,并且执行一条PLC逻辑运算指令仅需50ns,提高了梯形图程序的运算速度,在保证系统稳定性的前提下可以正确完成PLC逻辑运算功能。
- 李静蔡启仲张炜周曙光
- 关键词：PLCFPGA逻辑运算控制器
- FPGA数据总线宽度不相等的双口RAM的设计被引量：7
- 2014年
- 目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制。对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性。
- 孙培燕李克俭蔡启仲黄仕林李刚
- 关键词：仲裁
- 基于FPGA的PLC并行计数器的设计被引量：3
- 2013年
- 构建了一种采用ARM与FPGA协同并行工作实现计数功能的PLC控制系统;设计了ARM-FPGA系统的通信方式与协议,实现了ARM与FPGA之间快速高效的通信;由于PLC内部包含了数量较多的计数器,因此在FPGA中采用串行方式与并行方式相结合的方法实现PLC计数功能,经过分析与测试可知,该设计方法不仅可以保证计数器的最高计数频率可达到97.6kHz,即完成256个计数器操作仅需10.24μs的时间周期,还能提高系统工作效率与减少硬件资源耗用;通过对FPGA内部功能模块的仿真测试与ARM-FPGA系统联合测试,验证了ARM-FPGA系统可以初步实现PLC的预期功能,其中FPGA可以稳定高速地实现计数功能。
- 张炜李克俭蔡启仲周曙光
- 关键词：PLC计数FPGAARM通信
- PLC装置用户基本指令编码与测试
- 本文针对自主研制ARM+FPGA组成的小型可编程控制器,利用ARM微处理器32位位宽资源,FPGA并行运算的功能和特点,提出指令设计原则与设计方法,分析基本指令特点,划分不同类型的指令,将指令分为三个层次进行编码,顶层编...
- 李克俭侯鸿佳蔡启仲李丹丹
- 关键词：可编程控制器ARM+FPGA
- 文献传递
- 基于FPGA自主控制浮点加减乘除控制器设计被引量：5
- 2014年
- 为实现一种能够自主完成浮点数加/减、乘、除运算功能的浮点数算术运算执行控制器,提出了一种基于采用FPGA的并行操作设计硬连接的浮点算术运算控制电路及其时序控制方法,该控制器能够自动选择运算器,调整内部时序脉冲的时钟周期,自主完成操作数的配置并进行浮点数加/减、乘、法运算的功能,运算结果读到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数配置与运算器的选择,及内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;通过仿真综合测试可知,该控制器的最高频率可达132.426M,从输入端口到输出端口的延时数据为:最小延时是5.367ns,最大延时是18.347ns,耗用的IO输入输出端口占总资源的31.45%;并能够自动选择运算器,自主完成相应的算术运算。
- 张玲玲李克俭蔡启仲
- 关键词：FPGA控制器
