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国家自然科学基金(60876015)

作品数:9 被引量:14H指数:2
相关作者:来金梅陈利光王健王元邵赟更多>>
相关机构:复旦大学更多>>
发文基金:国家自然科学基金国家高技术研究发展计划上海市“科技创新行动计划”更多>>
相关领域:电子电信自动化与计算机技术更多>>

文献类型

  • 9篇中文期刊文章

领域

  • 9篇电子电信
  • 1篇自动化与计算...

主题

  • 4篇阵列
  • 4篇现场可编程
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  • 1篇单粒子
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  • 1篇循环冗余校验
  • 1篇硬核
  • 1篇映射
  • 1篇冗余
  • 1篇冗余校验
  • 1篇软件系统
  • 1篇设计实现

机构

  • 6篇复旦大学

作者

  • 6篇来金梅
  • 4篇陈利光
  • 3篇王元
  • 3篇王健
  • 2篇谢丁
  • 2篇童家榕
  • 2篇邵赟
  • 1篇曾韡
  • 1篇王亚斌
  • 1篇郑国祥
  • 1篇王丽云
  • 1篇谢婧
  • 1篇周灏
  • 1篇余建德
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  • 1篇宋佳
  • 1篇吴方
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传媒

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  • 1篇计算机工程
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年份

  • 4篇2011
  • 3篇2010
  • 2篇2009
9 条 记 录,以下是 1-9
排序方式:
Design and implementation of a delay-optimized universal programmable routing circuit for FPGAs
2009年
This paper presents a universal field programmable gate array(FPGA) programmable routing circuit,focusing primarily on a delay optimization.Under the precondition of the routing resource's flexibility and routability,the number of programmable interconnect points(PIP) is reduced,and a multiplexer(MUX) plus a BUFFER structure is adopted as the programmable switch.Also,the method of offset lines and the method of complementary hanged end-lines are applied to the TILE routing circuit and the I/O routing circuit,respectively.All of the above features ensure that the whole FPGA chip is highly repeatable,and the signal delay is uniform and predictable over the total chip.Meanwhile,the BUFFER driver is optimized to decrease the signal delay by up to 5%.The proposed routing circuit is applied to the Fudan programmable device(FDP) FPGA,which has been taped out with an SMIC 0.18-μm logic 1P6M process.The test result shows that the programmable routing resource works correctly,and the signal delay over the chip is highly uniform and predictable.
吴方张火文来金梅王元陈利光段磊童家榕
关键词:DELAYMUXBUFFER
一种SEU硬核检测电路的设计与实现被引量:1
2011年
现有的现场可编程门阵列(FPGA)芯片在进行单粒子翻转(SEU)检错时,只能针对FPGA配置单元进行周期性重复擦写而不能连续检错纠错。为此,设计一种能连续检测SEU错误并实时输出检错信息的硬核检测电路。该设计改进传统FPGA芯片的数据帧存储结构,能对芯片进行连续回读循环冗余校验(CRC)。在FDP3P7芯片上的流片实现结果表明,该电路能在50 MHz工作频率下连续对芯片进行回读CRC校验,并正确输出SEU帧检错信息。
崔鹏陈利光来金梅周灏鲍丽春
关键词:现场可编程门阵列单粒子翻转循环冗余校验片上可编程系统
Circuit design of a novel FPGA chip FDP2008被引量:1
2009年
A novel FPGA chip FDP2008 (Fudan Programmable Logic) has been designed and implemented with the SMIC 0.18μm CMOS logic 1P6M process. The new design method means that the configurable logic block can be configured as distributed RAM and a shift register. A universal programmable routing circuit is also presented; by adopting offset lines, complementary hanged end-lines and MUX + Buffer routing switches, the whole FPGA chip is highly repeatable, and the signal delay is uniform and predictable over the total chip. A standard configuration interface SPI is added in the configuration circuit, and a group of highly sensitive amplifiers is used to magnify the read back data. FDP2008 contains 20 ×30 logic TILEs, 200 programmable IOBs and 10 × 4 kbit dual port block RAMs. The hardware software cooperation test shows that FDP2008 works correctly and efficiently.
吴方王亚宾陈利光王健来金梅王元童家榕
关键词:FPGARAMCONFIGURATION
现代层次化可编程逻辑器件软件系统FDE2009被引量:5
2010年
本文提出并实现了适用于现代层次化结构的FPGA芯片的CAD软件系统:FDE2009(FPGA Development Environment).该软件系统不但由工艺映射,布局布线,位流生成,编程下载等功能模块构成了一套完整的FPGA CAD流程,并且根据现代FPGA芯片层次化的结构特点,提出了逻辑分层的布局思想及由底至上逐层构建布线资源图的算法,提高了硬件资源的利用率及程序的运行效率.此外,本软件自定义了一套使用扩展性标志语言的文件系统,从而使其具有一定的通用性及良好的扩展性.软硬件协同测试结果表明该软件系统各模块功能正确,并能配合硬件高效的实现各类功能电路,是一套实用的FPGA软件系统.
谢丁邵赟来金梅王健陈利光王元俞建德
关键词:现场可编程门阵列工艺映射布线
Effect of charge sharing on the single event transient response of CMOS logic gates
2011年
This paper presents three new types of pulse quenching mechanism(NMOS-to-PMOS,PMOS-to-NMOS and NMOS-to-NMOS) and verifies them using 3-D TCAD mixed mode simulations at the 90 nm node. The three major contributions of this paper are:(1) with the exception of PMOS-to-PMOS,pulse quenching is also prominent for PMOS-to-NMOS and NMOS-to-NMOS in a 90 nm process.(2) Pulse quenching in general correlates weakly with ion LET,but strongly with incident angle and layout style(i.e.spacing between transistors and n-well contact area).(3) Compact layout and cascaded inverting stages can be utilized to promote SET pulse quenching in combinatorial circuits.
段雪岩王丽云来金梅
高性能可编程互连资源设计研究被引量:3
2011年
传统的可编程互联结构在短距离互连上往往采用单管、中距离上有双向线,这使得在CLB中查找表(LUT)数目变大后,互连上的延迟会随线长增加而呈指数增长.本文提出了一种改进的高性能互连结构,改进了短、中和长距离互连,使得其在CLB中LUT数目增加的情况下让芯片拥有更好的互连延迟特性,通过对这种互连结构和传统的互连结构进行建模仿真并对延迟性能比较,结果显示,两倍线的平均延迟降低了21.9%、六倍线的平均延迟均降低了近21.7%,长线平均延迟降低了约4%.这种高性能互连结构应用于我们自主研发设计的FDP2009-2-SOPC芯片中,并对其互连性能进行了测试,验证了我们的思想.
陈星王丽云王元吴方王健陈利光来金梅
关键词:可编程逻辑器件
最小环最大化的FPGA布线资源结构设计方法被引量:2
2010年
为了提高FPGA布线资源的灵活性,提出一种通过扩大布线资源图的最小环来设计布线资源的方法.首先分析了布线资源图的最小环大小和布线资源中信号传播灵活性的关系,并通过调整布线资源中线网的连接结构来扩大该最小环.采用该方法设计了一种新的开关盒结构——最小环最大化(MLM)开关盒.实验数据表明,MLM开关盒与4种学术上典型的开关盒结构——Disjoint,Universal,Wilton和JSB相比,在时序上处于平均水平,而布通率分别提高了17.7%,8.0%,2.4%和2.2%.
余建德谢丁邵赟王健陈利光来金梅童家榕
用于FPGA快速重构的配置电路被引量:1
2010年
提出了一种适于FPGA芯片的快速重构配置电路,并在FDP2009Ⅱ-SOPCFPGA芯片里设计实现.其主要特点为:配置电路使芯片最小配置单元由Xilinx的Spartan和Virtex系列芯片的一帧变为32 bit,减少了重配置传送的配置数据,缩短了芯片重构时间.FDP2009-Ⅱ-SOPC FPGA采用SMIC0.13μm一层多晶八层金属工艺设计,芯片总面积为4.5 mm×6.3 mm,配置电路面积为1.7 mm^2.版图后仿真结果表明,配置电路能够正确的完成数据重配置功能,芯片重构时间是Xilinx公司的Virtex系列相同规模FPGA芯片的34%左右.
谢婧王亚斌来金梅童家榕
关键词:现场可编程门阵列可重构
应用于FPGA芯片时钟管理的锁相环设计实现被引量:1
2011年
设计了一种嵌入于FPGA芯片的锁相环,实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出功能,满足对于FPGA芯片时钟管理的要求.锁相环采用了自偏置结构,拓展了锁相环的工作范围,缩短了锁定时间,其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定,有效地减小了工艺、电压、温度等对电路的影响.锁相环采用0.18μm CMOS数字工艺,嵌入复旦大学自主研发的FPGA芯片FDP-Ⅱ,经过流片验证,实现了工作频率范围10~600 MHz,整体电路功耗仅为29 mW,锁定时间小于4μs,峰峰值抖动小于±145 ps.
宋佳来金梅王元郑国祥曾韡
关键词:现场可编程门阵列锁相环时钟管理
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