国家教育部博士点基金(200803591033)
- 作品数：8 被引量：29H指数：4
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- 相关机构：合肥工业大学中国科学院更多>>
- 发文基金：国家教育部博士点基金国家自然科学基金安徽省高校省级自然科学研究项目更多>>
- 相关领域：自动化与计算机技术更多>>
- 3D-SIC中多链式可配置容错结构被引量：7
- 2012年
- 三维(3-Dimension)芯片结构由于有着高密度、高速率、低功耗等优点而逐渐成为超大规模集成电路技术中的热门研究方向之一,在3D结构中通过使用硅通孔来连接垂直方向上的不同模块单元。但TSV在生产过程中会出现部分失效,导致整个芯片的失效。鉴于此,提出了多链式可配置容错结构,通过配置交叉开关单元,将TSV链与增加的冗余TSV导通的方法实现失效TSV的修复。实验表明整体修复率可以达到99%以上,同时面积开销和传输延迟也较低。
- 王伟董福弟方芳兰方勇陈田刘军
- 关键词：容错
- 基于优化编码的LFSR重播种测试压缩方案被引量：4
- 2012年
- 大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题.提出了一种先通过编码优化测试集,再使用线性反馈移位寄存器(linear feedback shift register,LFSR)重播种的内建自测试方案.该方案通过自动测试模式生成工具得到被测电路的确定测试集,再压缩为种子集存储在片上ROM中.压缩测试集的过程中,首先以降低测试功耗为目标,用少量确定位编码测试集中的部分测试立方,来增强解码后测试模式相邻位之间的一致性;然后以提高压缩率同时降低LFSR级数为目标,将测试立方编码为确定位含量更少的分段相容码(CBC),最后将以CBC编码的测试立方集压缩为LFSR种子集.实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗,并且具有更高的测试数据压缩率.
- 陈田梁华国王伟易茂祥黄正峰
- 关键词：可测性设计低功耗测试数据压缩
- 2TF:一种协同考虑过硅通孔和热量的三维芯片布图规划算法被引量：6
- 2012年
- 三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且其相对滞后的对准技术亦降低了芯片良率,因此在三维芯片中引入过多的过硅通孔将增加芯片的制造和测试成本.垂直堆叠在使得芯片集成度急剧提高的同时也使得芯片的功耗密度在相同的面积上成倍增长,由此导致芯片发热量成倍增长.针对上述问题,本文提出了一种协同考虑过硅通孔和热量的三维芯片布图规划算法2TF,协同考虑了器件功耗、互连线功耗和过硅通孔数目.在MCNC标准电路上的实验结果表明,本文算法过硅通孔数目和芯片的峰值温度都有较大的降低.
- 王伟张欢张欢方芳陈田刘军邹毅文
- 关键词：布图规划热量
- 一种多链式结构的3D-SIC过硅通孔(TSV)容错方案被引量：5
- 2012年
- 三维(3-Dimensional,3D)电路由于其更高的密度、更高的传输速率及低功耗的优点逐渐受到人们的重视和研究,而硅通孔(Through Silicon Via,TSV)技术是三维电路中互联上下层不同模块的主要方法之一。然而由于制造工艺水平的限制,在芯片制作完成后会出现一些失效TSV,这些失效TSV会导致由其互联的模块失效甚至整个芯片的失效。提出了一种多链式的硅通孔容错方案,通过将多个TSV划分为一个TSV链,多个TSV链复用冗余TSV的方法修复失效TSV。通过相关实验显示,该方案在整体修复率达到90%以上的情况下可以较大地减少冗余TSV增加的个数和面积开销。
- 王伟董福弟陈田方芳
- 关键词：容错
- 支持多播路径传输的片上网络并行测试方法被引量：4
- 2010年
- 针对基于NoC互连方式,具有多播路径传输功能的多核系统芯片,提出多播路径测试方法(Multicast paths testing method,MPTM)。首先,提出同构核的测试访问路径生成(test access path generation,TAPG)算法,消除路径死锁。其次,提出了支持片上响应比较的多播测试机制。最后,利用NoC中的虚通道设计,优化多条测试访问路径组合。实验结果表明,本方法比串行测试方法至少减少85%的测试时间;随着网络规模的扩大,效果更好。实验证明,同构核的集中分布也有利于进一步减少测试时间。
- 方芳董建波韩银和李晓维
- 关键词：片上网络系统芯片多播通信
- 一种针对3D芯片的BIST设计方法被引量：7
- 2012年
- 提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。
- 王伟高晶晶方芳陈田兰方勇李杨
- 关键词：3D芯片内建自测试
- 热量敏感的众核芯片多播并行测试方法被引量：3
- 2010年
- 为了解决芯片测试过程中功耗密度大造成的局部过热(简称"热斑")问题,提出一种热量敏感的多播并行测试方法.对众核芯片采用多播并行测试时面临的"热斑"问题进行分析,提出一种无"热斑"的多播测试路径生成算法;在温度容限内对生成的多条单类同构芯核多播测试路径进行并行优化,形成无"热斑"的快速并行测试方案,同时缩短了测试时间.实验结果表明,采用文中方法能够有效地避免多播并行测试时的"热斑",并使测试时间缩短近45%.
- 方芳韩银和李晓维
- 关键词：并行测试多播技术热斑
- 基于随机访问扫描的低功耗确定性测试方案
- 2011年
- 大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.
- 陈田梁华国易茂祥王伟黄正峰张敏生
- 关键词：低功耗
