重庆市教育委员会科学技术研究项目(KJ130530)
- 作品数：3 被引量：2H指数：1
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- 低功耗高集成度MP3解码器IP核设计被引量：2
- 2013年
- 针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。
- 张红升王国裕陆明莹
- 关键词：ASIC设计MP3解码器低功耗高集成度
- AAC解码中感知噪声替代算法的研究和实现
- 2013年
- 针对先进间频解码(advanced audio coding,AAC)中感知噪声替代(perceptual noise substitution,PNS)模块运算量大、不易硬件实现的问题,利用线性反馈移位产生伪随机序列模拟知觉噪声,并利用分段查表的方法对噪声进行整形,从而简化了PNS的解码算法。电路设计上,采用与AAC解码器复用RAM和运算模块的方法,以降低硬件资源消耗。设计结果表明,通过了现场可编程门阵列(field-programmable gate array,FPGA)验证并完成流片,芯片采用0.18μm CMOS工艺,PNS解码耗用1 528个逻辑门,整个AAC(含PNS)解码器功耗为8.5 mW,保持了原有设计低功耗的特点。
- 王国裕郭光宇陆明莹张红升蒋涛
- 关键词：FPGA验证芯片设计
- 数字音频广播基带解码芯片的可测试性设计
- 2014年
- 介绍了一款数字音频广播基带解码芯片的可测试性设计,主要包括扫描测试(Scan Test)、存储器内建自测试(BIST)和电流测试。为了提高测试可靠性和芯片良品率,在扫描测试中,采用分级时钟树综合方法;在存储器测试中,采用分等级、分区域的RAM测试策略。为了降低设计复杂度,将所有测试结果都直接与芯片IO复用,并采用封装后再测试的方法,以降低测试成本。最终使用12条扫描链,扫描测试的覆盖率为96.2%。芯片量产后的测试结果表明,经过检测后的芯片在产品应用中全部工作正常,证明了可测试性设计的有效性。
- 张红升王国裕陆明莹
- 关键词：可测试性设计扫描测试内建自测试
