国家高技术研究发展计划(2002AA1Z1290)
- 作品数：4 被引量：2H指数：1
- 相关作者：刘素娟陈建新徐东升蔡黎明杨维明更多>>
- 相关机构：北京工业大学中国华大集成电路设计中心更多>>
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- 相关领域：电子电信更多>>
- CMOS数字锁相环中的自校准技术
- 2005年
- 提出了一种数字锁相环(DPLL).该电路采用自校准技术,具有快速锁定、低抖动、锁定频率范围宽等优点.设计的锁相环在1.8 V外加电源电压时,工作在60～600 MHz宽的频率范围内.电路采用5层金属布线的0.18 μm CMOS工艺制作.测试结果显示,电路的峰-峰抖动小于输出信号周期(Tout)的0.5%,锁相环锁定时间小于参考时钟预分频后信号周期(Tpre)的150倍.
- 刘素娟杨维明陈建新
- 关键词：CMOS数字锁相环自校准压控振荡器
- 一种具有自校准功能的CMOS分数数字锁相环(英文)
- 2005年
- 提出了一种数字锁相环（DPLL），它的相频检测器采用全新的设计方法和自校准技术，具有工作频率范围宽，抖动低，快速锁定的优点．锁相环在1．8V外加电源电压时，工作在60～600MHz的频率范围内．采用分数分频技术，加速锁定过程并具有较小的输出频率间隔，利用∑-△调制改善相位噪声性能．设计在SMIC0．18μm，1．8V，1P6M标准CMOS工艺上实现，峰-峰相位抖动小于输出信号周期的0．8％，锁相环的锁定时间小于参考频率预分频后信号周期的150倍．
- 刘素娟杨维明陈建新蔡黎明徐东升
- 关键词：数字锁相环自校准压控振荡器分数分频
- 一种采用新的相频检测技术的CMOS数字锁相环
- 2004年
- 提出了一种新型的数字锁相环 (DPLL) ,它的相频检测器采用全新的设计方法 ,与传统电荷泵锁相环相比 ,具有快速锁定、低抖动、低功耗、频率范围宽、且能消除相位“死区”的优点。锁相环在 1.8V外加电源电压时 ,工作在 6 0～ 6 0 0MHz宽的频率范围内 ,最大功耗为 3.5mW。采用分数分频技术 ,具有较小的输出频率间隔 ,并利用Σ Δ调制改善相位噪声性能。设计采用 0 .18μm ,5层金属布线工艺。峰 峰相位抖动小于输出信号周期(Tout)的 0 .5 % ,锁相环的锁定时间小于参考频率预分频后信号周期 (Tpre)的 15 0倍。
- 刘素娟周安宇陈建新蔡黎明徐东升
- 关键词：数字锁相环压控振荡器分数分频互补金属氧化物半导体
- 具有锁频/锁频-锁相两种工作模式的CMOS数字锁相环被引量：2
- 2005年
- 提出了一种新型的数字锁相环(DPLL),它具有锁频(FL)和锁频-锁相(FPL)两种工作模式,在FL和FPL两种工作模式下分别可以获得较低的频率抖动和相位噪声。并采用自校准技术,具有快速锁定,低抖动,工作频率范围宽的优点。
- 刘素娟杨维明陈建新蔡黎明徐东升
