上海市国际科技合作基金(07SA07)
- 作品数：4 被引量：3H指数：1
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- 相关领域：电子电信更多>>
- 一种低复杂度DDFS的设计与ASIC实现被引量：2
- 2009年
- 提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构。采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度。用标准Verilog HDL实现整个DDFS;采用SMIC0.18μmCMOS工艺库进行设计和实现。经仿真测试,该方法输出的频谱杂散大于60dBc,仅需344位的ROM,工作频率可达100MHz。整个DDFS的芯片面积为300μm×350μm。可满足大多数无线通信系统的要求。
- 刘静赖琳晖李小进雷奥顾彬赖宗声
- 关键词：ROMASIC
- 符合EPC C1 G2标准的UHF RFID阅读器数字基带ASIC实现
- 2010年
- 为了实现UHF RFID单芯片阅读器,提出了一种UHF RFID阅读器数字基带的电路结构。该数字基带基于EPC Global Class1 Gen2标准,对PIE编码、升余弦滤波器、希尔伯特滤波器、CRC5/16校验单元、FIR和IIR信道滤波器、采样电路、FM0译码、碰撞检测、控制单元等模块进行算法级、RTL级、网表级和物理级版图设计,后仿各项功能正确,符合系统要求。按照标准ASIC设计流程进行物理设计实现,并采用IBM 0.13μm 8金属的RF数模混合工艺流片。设计的RFID数字基带系统约27万门,面积为3 mm×3 mm,可应用于单芯片RFID阅读器。
- 刘静顾彬陈亦灏张润曦刘炎华蒋颖丹赖宗声
- 关键词：GEN2超高频射频识别数字基带
- 延迟锁相环控制模块的VLSI设计与实现被引量：1
- 2008年
- 介绍了一种可用于DLL的控制模块,设计了控制模块的具体电路,并着重优化了控制算法,使其锁定速度快、支持的输入时钟信号频率范围大、延迟信号相位抖动小。采用SMIC 0.18μm CMOS工艺库进行设计和实现。经仿真测试,电路工作范围可达到10 MHz～1 GHz,最大锁定周期为32个输入时钟周期,最大相位抖动小于28 ps。整个控制模块芯片面积为300μm×350μm。
- 赖琳晖周灏雷奥李小进赖宗声
- 关键词：延迟锁相环控制模块相位抖动VLSI
- DVB-T中多速率DDC的设计与FPGA实现
- 2008年
- 针对DVB-T标准ETSI EN300744V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现。在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波。
- 赖琳晖雷奥李小进赖宗声孙卓
- 关键词：DVB-T数字下变频多速率半带滤波器多相滤波
