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国家自然科学基金(60673146)

作品数:25 被引量:92H指数:5
相关作者:胡伟武章隆兵李祖松刘志勇郇丹丹更多>>
相关机构:中国科学院中国科学院研究生院中国科学技术大学更多>>
发文基金:国家自然科学基金国家重点基础研究发展计划国家高技术研究发展计划更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 25篇期刊文章
  • 1篇会议论文

领域

  • 21篇自动化与计算...
  • 5篇电子电信

主题

  • 10篇龙芯
  • 10篇处理器
  • 4篇龙芯2号
  • 3篇功耗
  • 2篇多处理器
  • 2篇多核
  • 2篇多核处理
  • 2篇多核处理器
  • 2篇性能分析
  • 2篇一致性
  • 2篇片上多处理器
  • 2篇片上多核处理...
  • 2篇微处理器
  • 2篇系统设计
  • 2篇龙芯2号处理...
  • 2篇龙芯CPU
  • 2篇缓存
  • 2篇高性能处理器
  • 2篇功耗评估
  • 2篇高速缓存

机构

  • 21篇中国科学院
  • 6篇中国科学院研...
  • 4篇中国科学技术...
  • 1篇井冈山大学
  • 1篇中国科学院大...

作者

  • 10篇胡伟武
  • 8篇章隆兵
  • 4篇李祖松
  • 3篇郇丹丹
  • 3篇高茁
  • 3篇刘志勇
  • 2篇肖俊华
  • 2篇张戈
  • 2篇黄令仪
  • 2篇黄琨
  • 2篇张锋
  • 2篇王剑
  • 2篇邹琼
  • 2篇冯子军
  • 2篇杨祎
  • 1篇张福新
  • 1篇冯伟
  • 1篇刘奇
  • 1篇杨丽琼
  • 1篇蔡嵩松

传媒

  • 6篇计算机研究与...
  • 3篇Journa...
  • 3篇计算机学报
  • 3篇小型微型计算...
  • 2篇计算机工程
  • 2篇微电子学与计...
  • 2篇Journa...
  • 1篇电子学报
  • 1篇高技术通讯
  • 1篇计算机辅助设...
  • 1篇微计算机信息

年份

  • 1篇2010
  • 5篇2009
  • 12篇2008
  • 8篇2007
25 条 记 录,以下是 1-10
排序方式:
一种静态电路兼容的4GHz64位动态加法器设计被引量:3
2008年
设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.
王志远高茁
关键词:加法器动态电路
高速低功耗传输电路的时钟系统设计被引量:2
2008年
利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。
黄志正杨祎高茁
关键词:时钟锁相环功耗
针对龙芯2号结构特征的GCC优化被引量:1
2007年
根据龙芯2号处理器体系结构的特点,引入浮点乘加、条件move和预取等一系列特殊指令,并且对开源编译器GCC进行修改使其支持这些特殊指令,同时对生成对应指令的算法进行了调整和优化.实践中已经证明,特殊指令的引入和相应的优化比较好的提升了应用程序的性能,达到了预期的效果.
邹琼董峻峰
关键词:龙芯2号
使用支持向量机的微处理器验证向量优化方法被引量:1
2010年
为了解决微处理器仿真验证中随机验证向量质量不高的问题,提出了一种基于支持向量机(SVM)的验证向量优化方法。该方法将已仿真运行的验证向量及其覆盖率信息作为支持向量机的样本进行有监督学习,得到验证向量关于功能覆盖点的分类器。利用训练后的分类器对于新产生的验证向量进行预测,并丢弃预测中不能提高覆盖率的冗余验证向量。实验数据表明该方法能准确地过滤冗余验证向量,提高仿真运行的验证向量的质量。和完全随机的验证向量生成方法相比,该方法达到相同的功能覆盖率仅需要前者1/3的验证向量。
王朋宇郭崎沈海华陈云霁张珩
关键词:微处理器验证仿真验证
Cache自适应写分配策略被引量:4
2007年
处理器所能提供的有效带宽是目前制约处理器性能提高的关键因素.通过对Cache写失效行为的分析,提出了一种新的提高处理器带宽利用率的Cache写失效处理策略——Cache自适应写分配策略.该策略在访存失效队列中收集全修改Cache块,对全修改Cache块采用非写分配策略,并能够自适应地切换为写分配策略.与传统的Cache写失效处理策略相比,Cache自适应写分配策略硬件代价小,避免了不必要的数据传输,降低Cache污染,减少存储管理队列阻塞的频率.结果表明,采用Cache自适应写分配策略,STREAM基准测试程序带宽平均提高62.6%,SPECCPU2000程序的IPC值平均提高5.9%.
郇丹丹李祖松胡伟武刘志勇
关键词:CACHE带宽龙芯2号
片上多处理器中的Cache压缩和接口压缩
2008年
提出一种简单的基于频繁值和频繁模式的压缩方法,给出结合Cache压缩技术和接口压缩技术的片上多处理器结构。全系统的模拟结果表明Cache压缩技术和接口压缩技术能提高片上多处理器中Cache的有效容量和pin的有效带宽,从而提高系统的性能。实验表明只采用Cache压缩技术平均能提高10%的性能,只采用接口压缩技术平均能提高5.5%的性能,同时采用Cache压缩技术和接口压缩技术平均能提高12%的性能。
肖俊华冯子军章隆兵
关键词:片上多处理器
A PVT Tolerant Sub-mA PLL for High Speed Links被引量:2
2008年
A sub-mA phase-locked loop fabricated in a 65nm standard digital CMOS process is presented. The impact of process variation is largely removed by a novel open-loop calibration that is performed only during start-up but is opened during normal operation. This method reduces calibration time significantly compared with its closed-loop counterpart. The dual-loop PLL architecture is adopted to achieve a process-independent damping factor and pole-zero separation. A new phase frequency detector embedded with a level shifter is introduced. Careful power partitioning is explored to minimize the noise coupling. The proposed PLL achieves 3. lps RMS jitter running at 1.6GHz while consuming only 0.94mA.
杨祎杨丽琼张锋高茁黄令仪胡伟武
关键词:PLLJITTER
基于物理反标的处理器功耗建模与评估方法被引量:3
2007年
将基于综合的处理器作为主要研究对象,通过参数化RTL和物理反标的方法对处理器中的基本单元块提取出功耗值并组成功耗模型库;将处理器各模块映射为基本单元块的组合,利用性能模拟器统计出的模块翻转信息,从而对处理器的功耗做出快速准确的评价.实验结果表明,该方法可以做到与门级网表的真实功耗值误差不到10%,且速度开销很小.
黄琨张戈王君曾洪博
关键词:功耗评估高性能处理器
Making Effective Decisions in Computer Architects' Real-World:Lessons and Experiences with Godson-2 Processor Designs
2008年
Although the design of many kinds of microprocessors has been under developing for several decades, the computer architecture R&D community lacks well documented lessons and experiences about design decisions in the research literature. In this paper, we systematically present the design decisions we made during the designing and prototyping of Godson-2 series processors. The 250MHz Godson-2B, 450MHz Godson-2C, and 1GHz Godson-2E processors that implement 64-bit, four-issue, out-of-order architecture were taped out in 2003, 2004, and 2005, respectively. Each processor triples its predecessor in the SPEC CPU2000 rates. Our first-hand experiences and lessons gained from these designs would provide unique perspectives and insights that are not available in any existing text books and/or published papers. We summarize 10 critical lessons and experiences based on hundreds of our attempts at architectural and design optimizations for performance improvement of Godson-2 series processors. The issues include silicon-simulation correlation, design balancing, performance optimizing, and pico-architecture tuning. We conclude that persistent improvement, attitude towards work-on-silicon design, and insightful understanding of software and fabrication process are the three most important factors for designing a high performance processor with low energy consumption.
胡伟武王剑
片上多处理器中延迟和容量权衡的cache结构被引量:4
2009年
片上多处理器中二级cache的设计面临着延迟和容量不能同时满足的矛盾,私有结构有较小的命中延迟但是减少了cache的有效容量,共享结构能增加cache的有效容量但是有较长的命中延迟.提出了一种适用于CMP的cache结构——延迟和容量权衡的cache结构(TCLC).该结构是一种混合私有结构和共享结构的设计,核心思想是动态识别cache块的共享类型,根据不同共享类型分别对其进行优化,对私有cache块采用迁移的优化策略,对共享只读cache块采用复制的优化策略,对共享读写cache块采用中心放置的优化策略,以期达到访问延迟接近私有结构,有效容量接近共享结构的目的,从而缓解线延迟的影响,减少平均内存访问延迟.全系统模拟的实验结果表明,采用TCLC结构,相对于私有结构性能平均提高13.7%,相对于共享结构性能平均提高12%.
肖俊华冯子军章隆兵
关键词:片上多处理器二级CACHE迁移
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