北京工业大学电子信息与控制工程学院北京市嵌入式系统重点实验室
- 作品数：108 被引量：183H指数：6
- 相关作者：于忠臣张立超邹杨柏璐罗璋更多>>
- 相关机构：国防科学技术大学电子科学与工程学院北京航空航天大学化学与环境学院西安电子科技大学通信工程学院综合业务网理论与关键技术国家重点实验室更多>>
- 发文基金：博士科研启动基金北京市科技计划项目北京市自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术电气工程医药卫生更多>>
- 降采样FIR滤波器的设计与硬件实现
- 2010年
- 提出了一种完整的降采样FIR滤波器的设计和硬件实现方法。该方法首先利用matlab工具箱自带的FDAtool设计出降采样FIR滤波器的系数,然后采用横向抽头式结构进行硬件实现。硬件实现时,先利用FIR滤波器系数对称的特点将乘法器的数目减半进行初步优化,然后采用移位相加的硬件结构来取代所有的乘法器,从而使降采样通过在滤波器中加入降采样控制单元来一并完成。
- 魏莉林平分
- 关键词：FIR滤波器硬件资源
- CMMB系统中的时钟同步算法被引量：1
- 2009年
- 主要基于常用的OFDM系统时钟同步算法进行改进,使之能使用离散导频进行估计,从而将CMMB系统中的导频资源进行充分地利用,使时钟同步系统对噪声的抵抗能力大大增强。
- 刘仁品张振冬林平分
- 关键词：CMMB时钟同步OFDM多载波
- 提高可编程增益放大器准确度的一种简单方法被引量：1
- 2008年
- 数字的可编程性已经成为复杂的混合信号系统里的一个非常必要的特征。可编程增益放大器已广泛应用于各种各样的系统中,它主要用于优化整个系统的动态范围。由于它是用数字信号控制并且有很大的增益范围,所以需要用开关来选择使动态范围最大的那个增益。这篇论文讲述了一个简单的方法来提高增益的准确度。这个方法采用开关的并联和电阻的组合作为一个单元,它能使可编程增益放大器的增益和开关的可变电阻无关。我设计了一个可编程增益放大器验证了这个方法的可行性。它用0.18umCMOS技术生产,增益范围是-28～35dB,步长是1dB,有6位数字信号控制,仿真结果表明了精度可达到0.05dB。
- 王利丹
- 关键词：负反馈可编程增益放大器
- CMMB接收机中的粗载波频偏估计被引量：3
- 2009年
- 提出一种适合CMMB接收机的粗载波频偏估计算法,小数倍频偏在时域中估计,整数倍频偏在频域中估计,而频偏的纠正则是在时域中完成。
- 黄谢学林平分
- 关键词：CMMBOFDM载波频率偏差
- 多路有序优先级和有序环形仲裁器设计被引量：4
- 2011年
- 为解决传统仲裁器不能记忆请求顺序的问题,设计多路有序优先级仲裁器和有序环形仲裁器。通过先入先出(FIFO)电路来保存请求的先后顺序,将FIFO电路分别与优先级仲裁器和环形仲裁器组合,从而构成有序仲裁器。实验结果表明,该设计能简化复杂度,提高仲裁器处理请求能力,但延时和面积性能略有下降。
- 杨冬勤黄航张小燕于忠臣
- 关键词：令牌
- 数字电视解调芯片的可测试性设计与优化被引量：3
- 2008年
- 介绍了VLSI芯片的测试技术及故障模型,针对一款数字电视接收系统解调芯片,从设计中不同的阶段分析了集成电路的可测试性设计及其优化,解决了由于集成大量存储器引起的测试覆盖率低的问题,完成了该芯片满足时序要求的可测试性设计及优化过程,达到了流片要求.
- 林平分余会星
- 关键词：可测试性设计
- 一种RC恒定时间常数的自动调谐电路被引量：1
- 2014年
- 利用大规模集成电路的工艺特性,将时间常数RC转化成电容的比值,从而使得RC时间常数在不同的温度和工艺角下保持恒定。通过具体电路设计及仿真,验证了方法的可行性并实现了一款恒定RC时间常数的自动调谐电路。
- 张飞飞林平分
- 一种UHF RFID标签低功耗物理设计与实现被引量：3
- 2015年
- 针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。
- 王成龙张万荣万培元祝雪菲王树甫
- 关键词：射频识别低功耗时钟树综合物理设计
- 一种基于锁存器实现时序收敛的方法
- 2013年
- 扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。
- 张阳万培元潘照华林平分
- 关键词：可测性设计时钟偏移锁存器
- 时钟树综合中的有效时钟偏移被引量：2
- 2011年
- 随着芯片设计向更高的频率发展,传统的时钟树综合策略是尽量减小时钟偏移,但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要,因此引入了有效时钟偏移的概念。文章通过一个在TSMC 0.13μm工艺并流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果。
- 林晓于忠臣
- 关键词：时钟树综合
