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林正浩

作品数：29 被引量：132H指数：6
供职机构：同济大学微电子中心更多>>
发文基金：国家高技术研究发展计划国家自然科学基金更多>>
相关领域：自动化与计算机技术电子电信理学机械工程更多>>

合作作者

文献类型

  • 25篇期刊文章
  • 2篇专利
  • 1篇会议论文
  • 1篇科技成果

领域

  • 17篇自动化与计算...
  • 14篇电子电信
  • 1篇机械工程
  • 1篇文化科学
  • 1篇理学

主题

  • 9篇电路
  • 5篇电路设计
  • 5篇定制
  • 5篇数据通道
  • 5篇嵌入式
  • 5篇处理器
  • 4篇全定制
  • 4篇加法器
  • 3篇微处理器
  • 3篇缓存
  • 2篇电路装置
  • 2篇信号
  • 2篇信号传输
  • 2篇设计技术
  • 2篇嵌入式CPU
  • 2篇列数
  • 2篇逻辑判断
  • 2篇逻辑设计
  • 2篇集成电路
  • 2篇加密

机构

  • 29篇同济大学

作者

  • 29篇林正浩
  • 5篇任浩琪
  • 3篇张志峰
  • 2篇彭国福
  • 2篇夏有为
  • 2篇彭洪
  • 2篇王颖
  • 1篇谢晓辉
  • 1篇赵忠民
  • 1篇李琳
  • 1篇黎翠凤
  • 1篇孔海涛
  • 1篇夏晓
  • 1篇张书
  • 1篇罗胜钦
  • 1篇刘婷英
  • 1篇王永建
  • 1篇李树国
  • 1篇陆丽达
  • 1篇魏素英

传媒

  • 5篇电子工程师
  • 4篇集成电路应用
  • 2篇上海师范大学...
  • 2篇计算机科学
  • 2篇电子设计应用
  • 1篇半导体技术
  • 1篇仪器仪表学报
  • 1篇电子技术应用
  • 1篇今日电子
  • 1篇计算机工程与...
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  • 1篇现代电子技术
  • 1篇单片机与嵌入...
  • 1篇2003年全...

年份

  • 1篇2017
  • 1篇2016
  • 1篇2015
  • 1篇2013
  • 2篇2012
  • 1篇2009
  • 2篇2008
  • 1篇2007
  • 7篇2006
  • 5篇2005
  • 3篇2004
  • 4篇2003
共 29 条 记 录，以下是 1-10
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排序方式：
32位高性能全定制嵌入式CPU
林正浩李树国
该课题开发的CPU芯片BC002的指令系统与MIPS32兼容，体系设计采用5级流水线结构。数据通道采用全定制优化的高速、低功耗电路设计和版图设计技术，控制部分采用自动布局布线方法设计。针对全定制的特殊性，需要对RTL级设...
关键词：
关键词：嵌入式嵌入式CPU
基于跳转轨迹的分支目标缓冲研究
2017年
现代计算机体系结构受两个方面的困扰:性能和能耗。为降低嵌入式处理器日益增长的功耗,提出基于跳转轨迹的分支目标缓冲结构(TG-BTB)。与传统分支目标缓冲每次提取指令时需要查询分支目标缓冲不同,TG-BTB只在执行轨迹预测为跳转时才查询分支目标缓冲。该结构通过在程序执行过程中动态分析跳转轨迹行为,可以实现只在轨迹跳转时查询分支目标缓冲,从而降低功耗。在动态分析过程中首先提取记录两条跳转分支指令之间的指令间隔,然后将提取的指令间隔存储在TG-BTB中,最后根据存储在TG-BTB中的指令间隔决定是否需要查询BTB。基于基准测试向量进行模型验证和性能测试,实验结果表明TG-BTB降低了81%的BTB查询能耗。
熊振亚林正浩任浩琪
关键词：能耗
平方根移位/减法算法分析
2004年
本文介绍了计算平方根的移位/减法算法,包括复位算法和非复位算法。这种算法是从经典的pencil and paper算法演化而来。在复位算法中,平方根的每一位都属于{1,0},当选择‘0’时,先前的作减法的部分余数要被‘复位’。在非复位算法中,平方根的每一位都属于{1,-1},在移位后的部分余数上加上或减去某些值替代了移位后部分与数的复位,而加还是减仅需要通过平方根的每位选择的是‘-1’还是‘1’来判断。
孔海涛林正浩
关键词：平方根余数复位
一种改进的Wallace树型乘法器的设计被引量：13
2006年
本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行改进,提出一种高速的树型乘法器结构。该结构与传统Wallace树型乘法器相比,具有更小的延时、更规整的布局和更规则的布线,使其易于VLSI实现。
赵忠民林正浩
关键词：BOOTH算法WALLACE树CSA
一款32位嵌入式CPU的定点加法器设计被引量：1
2005年
根据一款32位嵌入式CPU的400MHz主频的要求,结合该CPU五级流水线结构,并借鉴各种算法成熟的加法器,提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案,为后续浮点加法器的设计提供了很好的铺垫。
夏有为林正浩杨晓峰
关键词：加法器32位嵌入式CPU浮点加法器电路设计主频
内存管理单元的原理及电路设计被引量：1
2003年
基于翻译后援缓冲器(TLB)的内存管理单元(MMU),主要完成虚拟地址到物理地址的转换、内存保护、在不同操作模式下的内存管理等功能。文中重点讲述了MMU的功能、组织和接口,以及其中主要组成部分电路结构。
夏晓林正浩陆丽达
关键词：内存管理单元全定制数据通道微处理器
锁存器的版图设计
锁存器(latch)是微处理器的设计中使用概率最高的功能单元.锁存器版图设计的质量,直接影响微处理器的性能和成本.锁存器版图设计中保留的信号通道(free track)的多少也直接影响各基本电路单元(cell)之间以及各...
黎翠凤张申科林正浩
关键词：锁存器逻辑图电路图版图扩散层
文献传递
用Encounter实现Mesh-Local-Tree结构的时钟设计流程被引量：2
2008年
提出了一种实用的设计流程,即在Cadencd公司的Encounter环境中去实现对网格+本地树(MLT)时钟结构的综合与分析方法。对一个实际工业设计试验的数据表明:运用Clockmesh+CTS的综合方式,MLT的时钟架构相对于单一的树结构能够实现更小的时钟偏差(114 ps、171 ps)。同时,将这种设计流程运用于其他设计中,以比较MLT和CTS不同的设计流程。结果显示,MLT的时钟架构可以实现更小的时钟偏差,同时还可以降低缓冲器的数量,这样也弥补了单一网格结构的功耗问题。
顾琴林正浩
关键词：时钟树综合时钟偏差
Path-Based静态时序分析方法被引量：1
2009年
随着半导体特征工艺尺寸的缩小,IC芯片的物理参数和电学参数的波动越来越明显,特别是在高速芯片的设计中,那些满足简单功能性验证的芯片,就有可能由于时序的不满足导致厂商莫大的损失。重点在于给芯片设计者一个简要的静态时序分析(Static Timing Analysis简称STA)的概况。通过一个简单的例子,主要阐述了:面对伴随着半导体工艺特征尺寸缩小而来的时序问题,STA各自不同的分析算法及其对分析结果的影响;以及真正设计过程中如何借助EDA工具与约束文件实现这样的算法。期望给予所有的IC设计者关于STA的一个大致了解,使得其在整个设计过程中都能够考虑到时序问题,并且使用合适的分析算法,从而有效提高芯片的良率。
聂笔剑林正浩
多核CPU系统结构分析与建模被引量：1
2006年
多核已经成为通用处理器设计技术的最重要发展方向。由于多核芯片内具有多个处理器核,芯片的缓存结构、线程调度等与传统 CPU 有很大的区别,本文探讨了多核芯片的基本结构特征,并基于指令集级系统仿真工具 Simics 建立了多核 CPU 模拟环境用于进行分析。
张志峰林正浩
关键词：多核通用处理器设计技术线程调度模拟环境
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