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方昊

作品数:8 被引量:9H指数:2
供职机构:北京大学更多>>
发文基金:国家高技术研究发展计划更多>>
相关领域:自动化与计算机技术电子电信一般工业技术更多>>

文献类型

  • 5篇期刊文章
  • 2篇学位论文
  • 1篇专利

领域

  • 3篇电子电信
  • 3篇自动化与计算...
  • 1篇一般工业技术

主题

  • 4篇电路
  • 4篇数据压缩
  • 4篇测试数据
  • 4篇测试数据压缩
  • 3篇游程
  • 3篇游程编码
  • 3篇集成电路
  • 2篇电路测试
  • 2篇时钟
  • 2篇集成电路测试
  • 1篇电感耦合
  • 1篇电感耦合等离...
  • 1篇压缩率
  • 1篇氧化物半导体
  • 1篇阵列
  • 1篇扫描链
  • 1篇时钟偏差
  • 1篇时钟树
  • 1篇时钟树综合
  • 1篇数字电路

机构

  • 8篇北京大学

作者

  • 8篇方昊
  • 5篇程旭
  • 3篇宋晓笛
  • 2篇王逵
  • 1篇王中林
  • 1篇沈越
  • 1篇帖猛
  • 1篇段炼
  • 1篇姚博

传媒

  • 2篇计算机辅助设...
  • 1篇北京大学学报...
  • 1篇电子学报
  • 1篇电路与系统学...

年份

  • 1篇2011
  • 5篇2009
  • 2篇2008
8 条 记 录,以下是 1-8
排序方式:
用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗被引量:2
2009年
为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法——Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量,从而大大提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.
方昊宋晓笛程旭
关键词:测试数据压缩测试功耗游程编码
基于电感耦合等离子体刻蚀的有机纳米线阵列合成与应用
随着现代科技的发展,纳米材料已经在物理、化学、生命科学、环境科学及能源科学等众多领域得到了广泛的研究。基于纳米材料所开发出来的器件已经在实验室中得到了深入的研究并有部分器件已经获得了大规模的工业化应用。一维纳米材料作为纳...
方昊
关键词:电感耦合等离子体
一种10ps以下时钟偏差的纯数字电路分频器设计被引量:1
2009年
本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案。该分频器由计数器与输出锁存器构成,通过调节逻辑结构与线延迟,完全平衡各时钟传播路径,大幅降低时钟偏差。仿真结果表明,在TSMC0.13μmCMOS工艺下,当输入时钟频率在600MHz时,时钟偏差可控制在10ps以内。该分频器还包含自测电路,可判断时钟偏差是否满足要求。
段炼方昊王逵帖猛程旭
关键词:分频器互补金属氧化物半导体时钟偏差
CacheCompress:一种新颖的面向IP核的动态字典测试压缩技术
2009年
提出一种称为CacheCompress的新颖的测试压缩技术。与以往基于静态字典压缩技术的最大不同在于,该技术中的字典是动态的,在整个测试过程中,伴随着写字典和读字典的操作,字典只需保留最常用的测试数据,从而大大减少了字典的容量需求,并消除了静态字典的初始化步骤。实验表明,CacheCompress将字典容量需求缩小为原来的千分之一,并提高了30%的测试压缩率。
方昊宋晓笛程旭
关键词:集成电路测试测试数据压缩
面向裕量优化的高效时钟偏差规划和延迟提取
2008年
为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.
王逵方昊程旭
关键词:逻辑综合时钟树综合
超大规模集成电路测试数据压缩方法研究
在集成电路生产过程中,工艺偏差将使得一些芯片不可避免地产生工艺缺陷从而引起功能错误。为了保证产品质量,芯片测试始终占据着无可动摇的重要地位。随着特征尺寸的减小和设计规模的增大,芯片测试的数据量急剧增长,正面临着越来越大的...
方昊
关键词:超大规模集成电路测试数据压缩
双游程编码的无关位填充算法被引量:6
2009年
双游程编码是集成电路测试数据压缩的一种重要方法,可分为无关位填充和游程编码压缩两个步骤.现有文献大都着重在第二步,提出了各种不同的编码压缩算法,但是对于第一步的无关位填充算法都不够重视,损失了一定的潜在压缩率.本文首先分析了无关位填充对于测试数据压缩率的重要性,并提出了一种新颖的双游程编码的无关位填充算法,可以适用于不同的编码方法,从而得到更高的测试数据压缩率.该算法可以与多种双游程编码算法结合使用,对解码器的硬件结构和芯片实现流程没有任何的影响.在ISCAS89的基准电路的实验表明,对于主流的双游程编码算法,结合该无关位填充算法后能提高了6%-9%的测试数据压缩率.
方昊姚博宋晓笛程旭
关键词:集成电路测试测试数据压缩游程编码
一种管式炉及利用其改变生长基片或源材料位置的方法
本发明公开了一种管式炉,包括炉体;耐高温管,一部分放置在炉体中,一部分露于炉体外;样品台,放置在耐该高温管内;铁磁驱动元件,放置在所述耐高温管内,通过连接杆与所述样品台连接,铁磁驱动元件放置于所述耐高温管露于炉体外的部分...
沈越方昊王中林
文献传递
共1页<1>
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