绳伟光
- 作品数：114 被引量：35H指数：3
- 供职机构：上海交通大学更多>>
- 发文基金：国家自然科学基金国家高技术研究发展计划更多>>
- 相关领域：自动化与计算机技术电子电信文化科学航空宇航科学技术更多>>
- 基于相似性的粗粒度可重构指令压缩
- 2020年
- 粗粒度可重构架构在能效比方面具有明显优势,然而其指令存储与传输过程的功耗代价过高.实验发现指令间具有明显的相似性,由此本文提出一种基于指令相似性的压缩技术,通过对指令的压缩、传输与解压,可以在不降低性能的前提下,优化架构的功耗和面积.针对同构和异构平台分别提出了指令分发模型和指令寄存器模型的解决方案,结合编译策略优化,最终与两种传统结构相比,面积效率比分别提升36%和181%,功耗效率比分别提升33%和118%.
- 李锦超赵仲元绳伟光
- 关键词：能效比异构计算
- 一种面向存算一体平台的神经网络编译方法
- 本发明公开了一种面向存算一体平台的神经网络编译方法，涉及存算一体领域，包括以下步骤：解析神经网络模型，映射成以计算节点描述的中间表示；进行计算图优化；转换成算子级中间表示；进行算子任务划分并与硬件基本单元绑定；进行算子级...
- 绳伟光师紧想蒋剑飞景乃锋王琴毛志刚
- 一种面向多核忆阻器存算一体平台的卷积算子映射方法
- 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综...
- 绳伟光邓博李忻默景乃锋王琴蒋剑飞贺光辉毛志刚
- 一种自适应可变增益延时放大器
- 本发明提供了一种自适应可变增益延时放大器，其包括：双路自适应脉冲收缩电路，用于接收两路脉冲信号，并在两路脉冲信号的延时大于阈值时对两路脉冲信号之间的延时进行收缩，使其延时适配于所述可变增益延时放大电路的输入可变范围；可变...
- 蒋剑飞李金昊王琴景乃锋绳伟光贺光辉
- 文献传递
- 基于模板的粗粒度可重构处理器编译环境设计
- 2013年
- 粗粒度可重构处理器以优良的结构和出色的性能日益受到广泛的应用,其丰富的运算资源为应用程序高效并发执行提供了可能.本文面向REmus II粗粒度可重构处理器硬件架构,首次提出一种基于模板的程序编译方法.从应用程序中的计算密集型代码出发,定义了程序模板的格式和规范,建立模板开发的设计流程,设计了面向视频图像处理的程序模板库.在此基础上,面向程序员设计了基于模板的程序语言标注技术,并最终完成了相应编译环境的构建.实验结果表明,该编译环境有效提高了编译后代码在可重构处理器上执行效率和编译速度.
- 谢羽威葛冰晶绳伟光王琴毛志刚
- 关键词：可重构处理器编译环境编译器
- 一种面向忆阻器加速器的神经网络模型压缩方法及系统
- 本发明提供了一种面向忆阻器加速器的神经网络模型压缩方法及系统，涉及基于忆阻器的神经网络加速器技术领域，该方法包括：步骤1：通过阵列感知的规则化增量剪枝算法，裁剪原始网络模型获得忆阻器阵列友好的规则化稀疏模型；步骤2：通过...
- 王琴沈林耀景乃锋绳伟光蒋剑飞毛志刚
- 肺部结节检测神经网络加速器及其控制方法
- 本发明提供了一种肺部结节检测神经网络加速器及其控制方法，输入数据通过控制模块进入FIFO模块，然后进入卷积模块完成卷积中的乘累加运算，乘累加运算后进入累加模块累加中间值，累加中间值后进入激活函数模块进行激活函数，激活函数...
- 王琴李永博沈丰毅景乃锋蒋剑飞绳伟光
- 文献传递
- 面向BWA-MEM序列比对软件的异构加速系统及其实现方法
- 本发明提供了一种面向BWA‑MEM序列比对软件的异构加速系统及其实现方法，包括CPU程序和FPGA加速器；所述CPU程序采用异构批处理策略，解析输入比对文件、按顺序启动FPGA加速器、处理FPGA加速器输出、执行BWA‑...
- 蒋剑飞蒋明俊王琴景乃锋绳伟光贺光辉
- 一种容软错误的粗粒度可重构阵列
- 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对...
- 绳伟光蒋剑飞毛志刚
- 组合逻辑电路的软错误率自动分析平台被引量：2
- 2009年
- 为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS85和ISCAS89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.
- 绳伟光肖立伊毛志刚
- 关键词：组合逻辑电路时序逻辑电路语法分析高可靠
