王法翔
- 作品数：21 被引量：2H指数：1
- 供职机构：福州大学物理与信息工程学院更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 片外在线可编程的SOC系统及其控制方法
- 本发明涉及SOC设计技术领域，特别是一种片外在线可编程的SOC系统及其控制方法，该系统包括SOC芯片、片外Nflash/Norflash以及片外开关，所述SOC芯片由SOC最小系统、串口控制器、Nflash/Norfla...
- 王法翔何明华
- 文献传递
- 高精度动态比较器的测试方法及测试电路
- 本发明涉及一种高精度动态比较器的测试方法，首先，通过一钟控SR锁存器判断该比较器输出状态，并将判断后的输出信号输入一单位增益放大器；其次，提供一二阶积分器，对所述单位增益放大器输出经过缓冲器后信号的正、负进行正向积分或反...
- 胡炜何明华王法翔张志晓
- 文献传递
- 一种高精度电压比较器
- 本实用新型涉及一种高精度电压比较器，其特征在于：包括模拟缓冲器、偏置电路、时钟控制电路以及依次级联的第一前置放大器、第二前置放大器、第三前置放大器、第四前置放大器和后级Latch锁存再生电路；所述的第一前置放大器、第二前...
- 胡炜何明华王法翔张志晓
- 文献传递
- 一种基于二进制重组加权定制电容阵列的SAR ADC设计
- 2023年
- 阐述DAC电容阵列的不完全建立对SAR ADC的影响,设计一种基于二进制重组加权算法的SAR ADC,降低DAC电容对于建立时间和精度的要求。提出一种可变延时单元来调整比较器的时钟信号,以提高SAR ADC的转换速度。同时设计定制金属-氧化物-金属(MOM)电容,提高了电容阵列的密度,实现了线性度和面积的良好折中。基于上述技术,实现一种8bit 50Msps的SAR ADC,该电路基于SMIC0.18μm工艺实现。仿真结果表明,在1.8V电源电压和50Msps的采样频率下,电路的SNDR为47.49dB,ENOB可达7.6bit,功耗为3.6mW,有效电路面积仅为0.2141mm^(2)。
- 林金晖王宇王法翔
- 关键词：集成电路设计
- 基于脉冲输出的温度传感器数字校准系统设计
- 2023年
- 针对温度传感器在工业控制场景中要求低测量误差的情况,提出了一种基于脉冲输出的温度传感器数字校准系统的设计。对温度传感器的测温原理进行分析,得到温度相关信号与数字校准系统的关系。根据该关系对温度传感器数字校准系统进行设计,通过将滤波器得到的结果进行计算,从而消除系统偏差得到温度相关信号,再通过校准公式计算得到温度,最后通过脉冲进行输出。仿真结果及实际测量结果表明,采用所提出的数字校准系统,满足在测温范围-40~125℃内,测量误差在±1℃内。
- 邓杨滨王法翔
- 关键词：温度传感器脉冲
- 高精度动态比较器的输入失调电压测试电路
- 本实用新型涉及一种高精度动态比较器的输入失调电压测试电路，一比较器；一钟控SR锁存器；其输入端与所述比较器的输出端连接；一单位增益放大器，其输入端与所述钟控SR锁存器的输出端连接；一缓冲器，输入为单位增益放大器的输出，以...
- 胡炜何明华王法翔张志晓
- 文献传递
- 一种高精度电压比较器及其设计方法
- 本发明涉及一种高精度电压比较器及其设计方法，其采用四级前置放大器，将前级输入信号进行放大处理后，由后级Latch锁存再生电路通过正反馈将信号放大到后级电路能够识别的幅度；同时各级间采用输入失调存储和输出失调存储级联技术来...
- 胡炜何明华王法翔张志晓
- 文献传递
- 基于蜂鸟E203 RISC-V处理器的QR码识别系统设计
- 2023年
- 针对日常生活中常见的QR码应用,基于蜂鸟E203 RISC-V处理器架构设计了一款QR码识别系统。通过对系统内部关键组成单元进行定制化的硬件设计以及配套软件算法的实现,完成整体系统环境的搭建,并通过了系统功能验证。另外,本文还对不同情形下的QR码进行相应的测试。测试结果表明,在系统工作频率为32 MHz时,平均识别耗时为705 ms,正确识别率为96%,证实了该系统的可行性。
- 王宇王法翔
- 关键词：QR码SOC
- 支持ⅡC接口的UHF RFID数字基带设计实现
- 2022年
- 针对于无源RFID数据存储的问题,提出了一种带有ⅡC接口的数字基带系统。该设计不仅完全兼容ISO 18000-6C协议,还采用了异步计数器、两级门控时钟、多时钟域等低功耗技术来满足设计的低功耗要求。利用Modelsim、QuartusⅡ软件以及DE2-115 FPGA开发板进行功能仿真与板级验证,通过ⅡC接口来读取板载存储器EEPROM,读取结果与预先存储的结果一致。采用SMIC 0.18工艺完成逻辑综合以及功耗分析,分析结果表明,电路总功耗为14.8μW,总面积为0.12mm^(2),满足设计需求。
- 冉启鹏王量弘王法翔
- 关键词：RFIDFPGA
- BCH译码器并行钱式搜索电路的优化及实现
- 2013年
- 为了提高数据处理效率,BCH编译码电路都采用并行结构,但是并行结构大幅度增大电路的面积消耗及逻辑延迟。对并行钱氏搜索中占主要资源的单变量乘法器进行优化。仿真综合结构表明,BCH码(16 459,16 384,5)在此简化乘法器的基础上,其并行结构电路在面积资源的优化率可达81.9%,关键路径延迟的优化率可达66.4%。
- 钟昌标王法翔黄圣勋
- 关键词：BCH码乘法器
