王彦
- 作品数：10 被引量：28H指数：3
- 供职机构：复旦大学更多>>
- 相关领域：电子电信自动化与计算机技术医药卫生自然科学总论更多>>
- 纳升级多维液相色谱法研究蛋白质组
- 蛋白质组学的研究方法，主要依赖于分离技术和检测技术的突破性进展。2D-PAGE是目前最通用的蛋白质组的分离方法。但是2D-PAGE仍存在一些难以克服的缺陷，寻找2D-PAGE的替代技术是目前生物技术领域研究的一个热点。发...
- 王彦
- 关键词：蛋白质组学肝癌多肽
- 文献传递
- 高速以太网时钟电路的研究
- 时钟发生电路和时钟恢复电路是10/100/1000Base-T以太网收发器芯片的关键电路.传统的设计中,时钟发生电路和时钟恢复电路的设计是比较独立的,该文提出了一种新的将时钟发生电路和时钟恢复电路相结合设计的方案,大大节...
- 王彦
- 关键词：收发器时钟恢复电路电荷泵锁相环数字信号处理
- 文献传递
- 一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路被引量：5
- 2003年
- 提出了一个新的用于 10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路 .它采用双环路的结构 ,加快了锁相环路的捕获和跟踪速度 ;采用复用的方式 ,通过选择信号控制电路可分别在 10 Mbps或 10 0 Mbps模式下独立工作且能方便地实现模式间的互换 ,与采用两个独立的 CDR电路相比节省了一半的面积 ;同时 ,电路中采用一般的延迟单元来取代 DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化 ,从而节省了功耗 .Hspice模拟结果显示 ,在 Vdd=2 .5 V时 ,10 0 Mbps模式下电路的功耗约为 75 m W,稳态相差为 0 .3 ns;10 Mbps模式时电路功耗为 5 8m W,稳态相差为 0 .
- 王彦叶凡李联郑增钰
- 关键词：DLL时钟恢复电路
- 一种高精密CMOS带隙基准源被引量：17
- 2003年
- 设计了一个与n阱工艺兼容的高精密CMOS带隙基准电压源电路。该电路实现了一阶PTAT温度补偿,并具有好的电源抑制比。SPICE模拟和测试结果表明,其电源抑制比可达到60dB,在20～70°C范围内精度可达到60ppm/°C。
- 王彦韩益锋李联郑增钰
- 关键词：带隙基准源电源抑制比基准电压源运放电路版图设计
- 时钟恢复电路鉴相器的设计方法及其实现结构
- 本发明为一种采用数字信号处理方法实现的时钟恢复电路中鉴相器的设计方法及其实现结构。本发明设计方法是对Mueller－Müller鉴相器算法的改进，它根据冲激响应函数的特性，设计误差函数，并建立判决序列和系数矢量的对应关系...
- 王彦叶凡任俊彦郑增钰沈泊陆平
- 文献传递
- 时钟恢复电路鉴相器的设计方法及其实现结构
- 本发明为一种采用数字信号处理方法实现的时钟恢复电路中鉴相器的设计方法及其实现结构。本发明设计方法是对Mueller-Müller鉴相器算法的改进，它根据冲激响应函数的特性，设计误差函数，并建立判决序列和系数矢量的对应关系...
- 王彦叶凡任俊彦郑增钰沈泊陆平
- 文献传递
- 适用于1000Base-T以太网的低抖动低功耗频率综合器被引量：3
- 2006年
- 采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.
- 陆平王彦郑增钰任俊彦
- 关键词：以太网频率综合器时钟抖动
- 弓形体对大鼠生殖能力的影响及其病理学研究
- 王彦
- 适用于10/100Base-T以太网的低抖动频率综合器被引量：1
- 2005年
- 设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC0.35μm的标准CMOS工艺,电源电压为3.3V.
- 陆平王彦李联任俊彦
- 关键词：以太网频率综合器时钟抖动
- 1.8V千兆以太网收发器低抖动时钟电路被引量：2
- 2005年
- 采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18μm标准CMOS工艺、1.8V工作电压的锁相环,经过系统稳定性验证和spice仿真,125MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70ps左右的long term低抖动.同时,在3种不同工艺下施加0.1Vpeak peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000Base T,Δt=8ns/16=500ps,根据时钟恢复算法的仿真,较严格peak peak抖动要求约为(2%～3%)×baud=160～240ps).
- 陆平王彦李联郑增钰任俊彦
- 关键词：时钟电路收发器抗抖动SPICE仿真千兆以太网时钟输出
