车书玲
- 作品数：16 被引量：17H指数：3
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- 相关领域：电子电信自动化与计算机技术更多>>
- 无线网络编码研究
- 2000年,香港中文大学的R.Ahlswede等人从信息论的角度出发,提出了网络编码的概念,它可以大大提高网络中的传输容量,从而可以实现利用有限的网络资源传输更多的信息.像很多基本的概念一样,网络编码也是基于一个很简单的...
- 车书玲
- 关键词：网络编码网络信息流组播
- 文献传递
- 一种基于PPM的LDPC编译码方案
- 2008年
- 该文基于LDPC码和PPM调制方式构造了一种适用于UWB无线通信系统的低码率的编译码方案LDPC-PPM。本方案在保证系统性能的前提下,通过改变编码比特到调制符号的映射方式,不但避免了一般编码调制系统中译码和解调之间的迭代运算,而且可以应用快速Hadamard变换(FHT)和基于FHT的后验概率译码(APP-FHT)来进一步降低接收端的译码复杂度。可以证明,该方案等价于BPSK调制下的低码率的LDPC-Hadamard码。仿真结果表明,在信息比特长度是65536,该方案可以在-1.18dB处达到误比特率为10-5的性能,仅比采用BPSK调制的Turbo-Hadamard码差0.02dB。
- 车书玲李坪王新梅
- 关键词：PPMLDPC码
- 低消耗、高吞吐的5GLDPC译码器实现方法及装置
- 本发明公开低消耗、高吞吐的5G LDPC译码器实现方法，具体为：步骤1、由输入参数计算出译码所需要的参数；步骤2、根据扩展因子Z<Sub>c</Sub>的取值，采用不同的分块存储方式；步骤3、根据扩展因子Z<Sub>c<...
- 孙岳魏瑞李颖车书玲李文乐
- 一种适用于5G LDPC码的并行解交织器及解交织方法
- 本发明提出了一种适用于5G LDPC码的并行解交织器及方法，并行解交织器包括级联的参数计算模块、比特解交织模块和比特拼接模块，且参数计算模块的输出端还与比特拼接模块的输入端相连；解交织方法包括初始化5G LDPC码的并行...
- 曾爽刘明洋车书玲李星煜李颖
- 一种适用于5G-LDPC的并行交织器以及方法
- 本发明提出了一种适用于5G‑LDPC的并行交织器以及方法，用于解决现有技术中存在的交织地址计算复杂度高和吞吐量较低的技术问题。并行交织器包括顺次连接的读写缓存模块和比特交织模块，及顺次连接的参数计算模块和参数存储模块；所...
- 车书玲李文乐魏瑞李颖
- 一种有效的局部可修复码的构造方法被引量：2
- 2019年
- 为了能够同时优化局部可修复码的平均信息修复度、平均修复度以及更新复杂度,并降低构造局部可修复码的算法复杂度,通过分析Tanner图的特点,提出了一种新的构造方法。首先,对局部校验节点进行设计,在满足局部可修复码的平均信息修复度为最优的基础上,通过区分局部组的特点,对重叠组进行分类构造,优化码的平均修复度;其次,对全局校验节点进行设计,优化码的更新复杂度;最后对构造码的算法复杂度进行分析和对比。结果表明,所提出的方法优化了以上所述的性能,且降低了局部可修复码在构造过程中的复杂度。
- 王祥旭车书玲纪玉晖
- 关键词：TANNER图
- 一种非相干检测下的低复杂度正交编码调制解调方案
- 2008年
- 提出了一种适用于低码率应用环境的低复杂度非相干正交调制解调方案.信息比特首先经过一个Zigzag码线性编码器,然后将满足奇偶校验关系的编码比特映射为一个PPM符号发送出去.再根据PPM的软输出解调和正交Hadamard码译码之间的等价关系,就可以在接收端将解调和译码看作一个整体处理,这样不但避免了解调和译码之间的迭代运算,而且可以应用快速Hadamard变换(FHT)和基于FHT的后验概率译码(APP-FHT)来降低译码复杂度.还应用联合设计的线性交织器进一步改善本方案中存在的错误平层问题.仿真结果表明,本方案在降低复杂度的同时具有和其他方案可比的性能.
- 车书玲王新梅
- 关键词：LDPC码正交调制非相干检测迭代译码
- 基于软信息高斯消元算法的卷积码盲识别方法
- 本发明公开一种基于软信息高斯消元算法的卷积码盲识别方法，其步骤包括：接收卷积码软信息序列；生成软可信度矩阵；用软信息高斯消元算法进行消元；根据更新准则更新软可信度矩阵；设置合适的判决阈值检测校验向量。本发明利用软信息高斯...
- 车书玲张美琪孙蓉雷欢欢
- 一种适用于5G LDPC的并行交织器及交织方法
- 本发明提出了一种适用于5G LDPC的并行交织器及交织方法，交织方法包括：参数计算模块计算每个读写缓存器每次存入数据后的余数累积和数据个数，并行度转换模块对每个数据段进行并行度转换，读写缓存器对并行度转换后的数据段进行缓...
- 姜沛欣刘明洋车书玲李颖曾爽
- FPGA中嵌入式块存储器的IP软核设计被引量：2
- 2019年
- 以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。
- 许莉韦嵚车书玲
- 关键词：FPGAIP软核
