该文提出了一种基于随机掩码的抗DPA(Differential Power Analysis)攻击的AES算法硬件实现方案。基于随机掩码的AES算法实现中最为关键之处就是唯一的非线性变换即S盒(SubBytes)的实现,该文将S盒中有限域GF(28)上的求逆转换到GF(24)和GF(22)上进行,有效实现了掩码防护。在该文的实现中,所有的中间结果均被随机掩码,证明了该文中AES算法实现能够抗DPA攻击,基于此掩码方案,给出了AES协处理器体系结构,设计实现128密钥的AES协处理器。在0.18μm工艺下,协处理器面积为0.298mm2;在100MHz频率下,加解密吞吐率达到了1.16Gbps。
