文治平
- 作品数：23 被引量：27H指数：3
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- 相关领域：电子电信自动化与计算机技术电气工程更多>>
- 高速单片数字相关器VLSI结构研究
- 2001年
- 提出了一种高速单片数字相关器ＶＬＳＩ结构设计方法，结合扩频解扩芯片的实际需要，设计了包含１６路数字相关器、集成规模达２０万门的试验芯片，采用０．５μｍ三层金属ＣＭＯＳ工艺制造。测试表明，在３．３Ｖ工作电压和６０ＭＨｚ工作频率下，芯片的各项性能均达到设计要求。
- 文治平吴一平毕波
- 关键词：集成电路CMOS工艺VLSI数字相关器
- 一种高精度自偏置共源共栅的CMOS带隙基准源被引量：9
- 2008年
- 介绍了一种高精度的CMOS带隙参考电路(BGR),它采用自偏置共源共栅电流镜,不需要运放.通过在传统共源共栅结构中加入一简单的反馈晶体管和几个电阻,分别构成了电源抑制和曲率补偿电路.用Spectre工具和0.35μm CMOS模型进行了仿真,结果表明电源抑制和温度特性均得到明显改善.直流时的电源抑制比(PSRR)为93dB,-40^+125℃温度范围内的温度系数为7ppm/℃.
- 文武文治平张永学
- 关键词：共源共栅
- SRAM型FPGA的可测性设计技术研究
- 本文在分析FPGA器件的基本结构和故障模型的基础上，针对不同规模的FPGA芯片，提出了CLB模块的一维级连阵列、CLB内建自测试和互连资源内建自测试等可测性设计方法，在提高了测试覆盖率的同时，还优化了测试程序和控制了测试...
- 陈雷周涛文治平张帆尚祖宾姜爽
- 关键词：可测性设计FPGA器件内建自测试
- 文献传递
- 一种基于边界扫描结构的FPGA在线测试仪及测试方法
- 本发明公开了一种基于边界扫描结构的FPGA在线测试仪及测试方法，该测试仪包括上位机和下位机两部分，其中上位机包括上位机软件、接口驱动程序、测试向量集，下位机包括USB接口模块、存储器读写模块、协议处理模块。通过下位机JT...
- 文治平李学武陈雷郑咸剑张帆冯长磊陈勋
- 差分LC压控振荡器相位噪声和功耗的优化
- 2009年
- 基于0.18um射频CMOS工艺,提出三种LC压控振荡器相位噪声和功耗的优化方法。主要思想是:一,通过精心设计,使得PMOS和NMOS差分晶体管对的跨导相等,从而取得对称的输出电压;二,采用偏置晶体管的噪声滤除技术,进一步降低相位噪声;三,确保差分晶体管对的工作区域始终在饱和区和三极管区的边界上,从而实现相位噪声和功耗的最优化。仿真结果证明,在中心频率为2GHz、频率调谐范围为12.4%的条件下,得到最优化的相位噪声为:-102.6dBc/Hz@100KHz、-121.1dBc/Hz@600KHz,且功耗仅为5.4mW。
- 潘权文治平张永学
- 关键词：相位噪声功耗频率调谐范围压控振荡器
- 五次配置完成FPGA可配置逻辑块的测试方法
- 一种五次配置完成FPGA可配置逻辑块的测试方法，其特点在于：将FPGA可配置逻辑块的时序逻辑电路和组合逻辑电路结合起来测试，通过优化安排测试资源，交叉使用同或、异或等函数和穷举法的测试向量，减少了测试配置次数；本发明中使...
- 文治平周涛杜忠陈雷李学武张帆刘增容张彦龙储鹏
- 文献传递
- 利用FPGA进行VLSI设计功能验证被引量：5
- 2000年
- 吴一平文治平毕波
- 关键词：FPGAVLSI集成电路
- 一种基于DCO的可配置数字频率合成器
- 2015年
- 首先设计了一种基于MDLL的数控振荡器(DCO),进而实现了一种基于DCO的全数字可配置的数字频率合成器(DFS),输出时钟频率等于参考时钟频率乘以M除以D,实现了类似于MDLL的抖动特性.频率合成器提供一个可配置的倍频因子M和一个分频因子D,其范围为2~32和1~32,用户可以通过对M和D的配置,实现任意倍数的频率合成.所设计的DFS采用TSMC的0.13mm标准CMOS工艺实现,版图面积为480μm×120μm.DFS的输出频率范围为15~400 MHz,输入频率范围为1~270 MHz.输出频率为270 MHz时实测的相位噪声为-110.01dBc/Hz@1 MHz.
- 文治平王浩弛陈雷李学武张彦龙
- 关键词：可配置
- 一种带有保护模块的JTAG电路
- 一种带有保护模块的JTAG电路，包括TAP控制器、指令寄存器、指令译码器、保护模块、BYPASS寄存器、器件ID寄存器、边界扫描寄存器、TDO电路，以及输入端口和输出端口，该电路在IEEE 1149.1标准的基础上，新增...
- 文治平邓先坤李学武陈雷赵元富张彦龙林彦君王浩驰方新嘉张帆
- 文献传递
- 数字控制可编程延时单元设计技术研究被引量：2
- 2007年
- 提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps～920ps的双沿延时。
- 张彦龙储鹏文治平于立新
- 关键词：CMOS电路延时电路延时锁定环
