林郁
- 作品数：39 被引量：16H指数：3
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- 相关领域：电子电信自动化与计算机技术更多>>
- 标准低密度奇偶校验码译码算法中量化结构被引量：1
- 2015年
- DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对LDPC译码算法中量化结构的研究,提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上,提出了修正化Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构,解决了DVB-S2标准LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题,并由此提高了译码器的译码性能。实验证明,以DVB-S2标准LDPC码中码长为16 200,码率为1/2的为例,提供动态自适应量化结构与常规的均匀量化结构相比,节省硬件资源为4%。此外,动态自适应量化结构支持动态可配置功能,保证了DVB-S2标准LDPC译码器的灵活性及普适性。
- 兰亚柱杨海钢林郁
- 关键词：DVB-S2标准低密度奇偶校验码
- 带内部反馈的自适应查找表模块
- 本发明提供了一种带内部反馈的自适应查找表模块。该自适应查找表模块包括：第一查找表；第二查找表；第一2选1多路选择器，其第一输入端口连接至第一查找表的输出端口，其第二输入端口连接至自适应查找表模块的输入端[2k‑3]，其控...
- 杨海钢林郁贾瑞李天一郭珍红杜方清王飞李威魏金宝
- 文献传递
- 集成辅助逻辑运算单元的可编程逻辑模块
- 本发明提供了一种集成辅助逻辑运算单元的可编程逻辑模块。该可编程逻辑模块包括：主逻辑单元模块，包括至少一个逻辑单元，该主逻辑单元模块具有O<Sub>1</Sub>个输出端口；辅助逻辑运算单元，其O<Sub>1</Sub>个...
- 黄志洪杨立群魏星李威江政泓林郁涂开辉杨海钢
- 低开销多标准8×8离散余弦变换设计
- 余弦变化(Discrete Cosine Transform,DCT)作为视频信号编解码的关键环节,其实现性能往往决定着整个流程的效率.针对现有的多种视频标准,本文在总结分解后的矩阵的共同特点的基础上,定制实现了一种资源...
- 贾瑞林郁郭珍红冯光朗杨海钢
- 关键词：视频压缩离散余弦变换矩阵分解资源共享
- 有限冲击响应CSD滤波器
- 本发明提供了一种有限冲击响应CSD滤波器。该有限冲击响应CSD滤波器基于新提出的CSD系数分组方法，对高阶的FIR滤波器能够做到小的面积开销，低的功耗，高的性能，而且阶数越高，优势越大。此外，针对不同类型，不同阶数的滤波...
- 杨海钢贾瑞王飞陈锐王新刚林郁
- 文献传递
- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
- 黄志洪韦援丰杨立群李威魏星江政泓林郁杨海钢
- 文献传递
- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
- 黄志洪韦援丰杨立群李威魏星江政泓林郁杨海钢
- 文献传递
- 带反馈路径的FPGA逻辑单元
- 本发明提供了一种带反馈路径的逻辑单元。该逻辑单元增加了上级级联结构到下级级联结构的反馈路径，通过少许面积增加，能够在不使用输入多路选择器的前提下，在逻辑单元内部实现“查找表‑寄存器‑查找表”以及“寄存器‑查找表‑寄存器”...
- 杨海钢李天一林郁贾瑞杜方清李威王飞刘飞
- 文献传递
- 动态自适应低密度奇偶校验码译码器的FPGA实现被引量：4
- 2015年
- 在复杂深空通信环境中，自适应能力的强弱对低密度奇偶校验（LDPC）码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB—S2标准LDPC码译码器各功能模块的IP化设计，将动态自适应理论参数化映射到各功能模块中，实现动态自适应LDPC码译码器的设计。基于StratixIV系列FPGA的验证结果表明，动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时，单译码通道可以保证译码数据信息吞吐率达到40．9-71．7Mbps。
- 兰亚柱杨海钢林郁
- 关键词：LDPC码译码器动态自适应FPGA
- 一种基于与非锥簇架构FPGA输入交叉互连设计优化方法被引量：2
- 2016年
- 该文针对与非锥(And-Inverter Cone,AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。
- 黄志洪李威杨立群江政泓魏星林郁杨海钢
- 关键词：连通率
