王成龙
- 作品数：3 被引量：4H指数：1
- 供职机构：北京工业大学电子信息与控制工程学院北京市嵌入式系统重点实验室更多>>
- 发文基金：北京市科技计划项目北京市自然科学基金国家自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 一种UHF RFID标签低功耗物理设计与实现被引量：3
- 2015年
- 针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。
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- 关键词：射频识别低功耗时钟树综合物理设计
- 深亚微米SOC电源网络设计与优化
- 2015年
- 针对传统电源网络设计对芯片会产生大量冗余的情况,提出一种采取模块限定布局确定优化范围,应用电源网络线宽优化释放绕线空间的非均匀阶梯型电源网络。与传统相比,此方法不但可以有效减小芯片面积与信号线总长度,而且对芯片功耗也具有优化作用。基于SMIC 0.18μm Eflash 1P4M工艺,采用Synopsys IC Compiler完成设计。芯片经流片验证,优化后版图面积减小8.69%,功耗降低4.04%。这种适用性广泛优化设计方法对电源网络设计具有一定参考价值。
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- 关键词：电源网络面积优化功耗优化物理设计
- 基于门控结构的低功耗扫描测试方案被引量：1
- 2015年
- 针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。
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- 关键词：可测性设计低功耗
