李天一
- 作品数：8 被引量：0H指数：0
- 供职机构：中国科学院电子学研究所更多>>
- 发文基金：国家自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 带反馈路径的FPGA逻辑单元
- 本发明提供了一种带反馈路径的逻辑单元。该逻辑单元增加了上级级联结构到下级级联结构的反馈路径，通过少许面积增加，能够在不使用输入多路选择器的前提下，在逻辑单元内部实现“查找表‑寄存器‑查找表”以及“寄存器‑查找表‑寄存器”...
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- 文献传递
- 控制码锁存电路及时钟数据恢复电路
- 本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，...
- 杨海钢李天一许晓冬尹韬李威
- 文献传递
- 带内部反馈的自适应查找表模块
- 本发明提供了一种带内部反馈的自适应查找表模块。该自适应查找表模块包括：第一查找表；第二查找表；第一2选1多路选择器，其第一输入端口连接至第一查找表的输出端口，其第二输入端口连接至自适应查找表模块的输入端[2k‑3]，其控...
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- 文献传递
- 自偏置PLL电源噪声敏感度分析
- 2017年
- 该文提出一种基于传递函数的有效方法,可以预测自偏置PLL电源噪声引起的抖动性能。PLL的复制偏置调整器的电源噪声敏感度由小信号分析提取,分析表明需要在闭环带宽和电源噪声敏感度之间做权衡。作为例子,该文分析了一款具体的自偏置PLL电路的电源噪声性能,该PLL为一款相位插值CDR提供时钟。所提方法与瞬态仿真的结果进行了对比,结果表明该方法可以预测周期抖动数值,具有相当精度。同样,该方法也对提高自偏置PLL噪声性能有指导意义。
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- 控制码锁存电路及时钟数据恢复电路
- 本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，...
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- 带内部反馈的自适应查找表模块
- 本发明提供了一种带内部反馈的自适应查找表模块。该自适应查找表模块包括：第一查找表；第二查找表；第一2选1多路选择器，其第一输入端口连接至第一查找表的输出端口，其第二输入端口连接至自适应查找表模块的输入端[2k-3]，其控...
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- 带反馈路径的FPGA逻辑单元
- 本发明提供了一种带反馈路径的逻辑单元。该逻辑单元增加了上级级联结构到下级级联结构的反馈路径，通过少许面积增加，能够在不使用输入多路选择器的前提下，在逻辑单元内部实现“查找表-寄存器-查找表”以及“寄存器-查找表-寄存器”...
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- 一种500Mbps至4Gbps连续速率的多模式CDR电路
- 2017年
- 提出了一种连续速率的时钟数据恢复(CDR)电路,可覆盖500 Mbps到4 Gbps数据率。该CDR电路在130 nm互补金属氧化物半导体(CMOS)工艺下实现,基于相位插值(PI)原理,采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环(PLL)输出时钟频率范围,同时避免PI电路处于非线性区,该CDR电路采用多种速率模式切换的方式将采样时钟频率限定在500 MHz^1 GHz之间。PI电路为7 bit精确度,线性度良好,4 Gbps数据率时,恢复时钟的峰峰值抖动约为25.6 ps。该CDR误码率在10-10以下,可跟踪最大±976.6 ppm的数据频偏,功耗约为13.28 m W/Gbps,测试芯片大小为5 mm2,其中CDR芯核部分为0.359 mm2。
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- 关键词：时钟数据恢复多模式互补金属氧化物半导体
