李文
- 作品数：6 被引量：32H指数：3
- 供职机构：中国科学院计算技术研究所更多>>
- 发文基金：国家高技术研究发展计划国家自然科学基金北京市自然科学基金更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一种减少内存访问延时的方法被引量：8
- 2006年
- 提出了一种减少内存访问延时的方法。该方法通过使用bank访问历史表中的信息来指导进行预充电的合理时机,以此来达到减少内存访问延时的目的。实验结果表明,该方法能够明显减少内存的访问延时。
- 李文唐志敏
- 关键词：SDRAMOPENPAGE预充电
- 系统芯片中低功耗测试的几种方法被引量：4
- 2002年
- 在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降。本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后给出一种高性能微处理器的真速低功耗自测试方法。
- 蒋敬旗周旭李文范东睿
- 关键词：系统芯片低功耗集成电路测试可测试性设计
- 一种处理器系统接口部件的设计与实现
- 2006年
- 本文给出了一种处理器系统接口部件的具体设计方案。该接口部件通过使用Split读和片外Cache来提高处理器的性能。测试结果表明,Split读和片外Cache能够以比较低的代价使处理器性能得到很大提高。
- 李文郇丹丹高翔唐志敏
- 可测试性设计中的功耗优化技术被引量：3
- 2002年
- 降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗会引发成本增加 ,可靠性降低 ,成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法 ,分析测试过程中功耗升高的原因 ,对已有的几种主要的降低测试功耗方法进行详细分析 。
- 蒋敬旗李文周旭范东睿
- 关键词：可测试性设计功耗优化低功耗超大规模集成电路芯片设计
- 一种CPU芯片硬件验证调试平台的设计与实现被引量：14
- 2003年
- 给出了CPU芯片硬件验证调试平台的一种具体设计方案 该验证调试平台在设计方法上采用了程序性在线测试方法 该平台构建了CPU芯片的运行环境 ,能够控制CPU芯片输入脉冲单拍 /多拍或连续运行 ,并且在CPU芯片的运行过程中可以监测CPU芯片内部寄存器的内容 该平台的实现不仅有益于CPU芯片的设计和调试 。
- 李文王恒才唐志敏
- 关键词：CPU芯片边界扫描测试FPGA
- 一种高性能北桥芯片的设计及性能分析被引量：3
- 2007年
- 计算机系统整体性能的提高不仅仅依赖于处理器计算能力的提升也需要高性能芯片组的有力支持.芯片组承担着CPU和外围设备通信的重任,而且目前大多数系统中采用把内存控制器集成在北桥中的方法,这更加突出了北桥在访存性能以至于在整个系统中的关键作用.以高性能为目标,龙芯2C处理器配套北桥芯片NB2005的设计和优化采用了很多新的方法和技术,其中包括根据程序行为进行动态Page管理的内存控制电路,一种与内存控制电路状态相结合的预取策略和具备高吞吐量低延迟的PCI通道设计等.性能测试和分析表明,搭配NB2005的龙芯2C系统访存带宽要比搭配Marvell GT64240北桥的系统提高40%以上,运行SPECCPU2000浮点和定点程序的性能分别提高了12.2%和2.5%,磁盘I/O的性能也提高了30%.
- 曾洪博胡明昌李文蔡飞唐志敏
- 关键词：芯片组内存控制器PCI
