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王健: 作品数：20 被引量：46H指数：4; 供职机构：复旦大学信息科学与工程学院专用集成电路与系统国家重点实验室更多>>; 发文基金：国家高技术研究发展计划国家自然科学基金上海市“科技创新行动计划”更多>>; 相关领域：电子电信自动化与计算机技术更多>>

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SOC嵌入式数字IP核通用测试方法被引量：6: 2019年; 本文基于IEEE标准设计了一种通用的、低成本的嵌入式IP核测试方法.该方法通过仅重新定义待测IP的端口数量和名称,即可完成各种数字IP核测试电路设计以及集成,该方法支持IEEE1500标准中的所定义的全部11条通用指令所对应的工作模式,以此来提供丰富的IP核测试控制以及观测模式;测试软件兼容符合IEEE1687的测试数据,可做到无需修改测试图形文件即可自动完成测试、提取诊断信息.为了验证本方法的有效性,我们在FPGA上实现并测试了多种异构IP核和大量的同构IP核,在整个测试过程中,该测试方法在保证支持国际主流测试标准、具有较高的测试自动化程度的同时,利用其通用性简化了数字IP核的测试集成和复用过程.; 马昕煜徐瀚洋王健; 关键词：RAM

FPGA中适用于低位宽乘累加的DSP块被引量：1: 2020年; Xilinx和Intel生产的许多先进现场可编程门阵列(Field Programmable Gate Array,FPGA)中,通常采用具有较高的固定位宽乘法器的数字信号处理(Digital Signal Processing,DSP)模块,它们往往不能高效支持低位宽乘累加(Multiply Accumulate,MAC)运算.为解决这一问题,本文提出一种支持低位宽乘累加的新DSP块,在实现Xilinx DSP48E1功能的基础上,通过数据移位、乘法器拆分与后置加法器单指令流多数据流(Single Instruction Multiple Data,SIMD)功能的配合,可以并行实现2个8-bit乘累加或2对共享乘数的4-bit乘累加,同时留出足够的保护位防止溢出.其中,乘法器拆分可减少部分积压缩时间,而新功能提高了DSP块利用率,从而使计算多个低位宽乘累加时所需DSP块数目变少,总使用面积减少.实验结果表明:与实现DSP48E1功能的基础DSP相比,新DSP计算速度提升了9%,当实现2倍数目的8-bit乘累加和实现4倍数目的共享乘数的4-bit乘累加时,DSP块使用总面积均减少40.8%,而单个DSP块面积增加18%.与其他文献中支持低位宽乘累加的DSP块相比,新DSP块对于4-bit乘累加的支持进一步增强,且改进方法更适应Xilinx DSP块的功能特点.; 樊迪王健来金梅; 关键词：现场可编程门阵列数字信号处理

基于串扰延时查找表的静态时序分析方法: 2016年; 提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时库的查找表法进行分析计算,得到精确的串扰延时值.实验结果表明,采用本文提出的基于串扰延时查找表的静态时序分析方法所留裕量在7.24%~37.70%之间,为业界可接受范围内.; 张军王健来金梅; 关键词：串扰静态时序分析

基于部分重配置的FPGA内嵌BRAM测试方法被引量：3: 2016年; 对于FPGA的内嵌BRAM资源的测试,传统的方法存在着故障覆盖率不够高,测试配置数目较多,以及测试时间较长的缺点.针对上述问题,本文提出了一种新的利用FPGA内嵌ICAP核进行片内自动部分重配置功能来实现对FPGA内嵌BRAM核的内建自测试方法,且无需额外的外接存储单元.在已有方法的基础上提高了对写破坏故障、读破坏故障、干扰耦合故障、写破坏耦合故障、读破坏耦合故障以及BRAM初始化功能故障的覆盖,改进算法使程序执行周期数降低一半左右,同时将多个算法集成在同一个测试配置里来实现降低测试的完整配置数,从而降低测试时间.测试结果表明,该方法在故障覆盖率上可以达到100%,而且测试配置数可以降低至两个完整配置,其中每个完整配置里包含13个算法的片内自动部分重配置,实测得到总测试时间仅为131.216ms.; 李圣华王健来金梅; 关键词：现场可编程门阵列内建自测试

现代层次化可编程逻辑器件软件系统FDE2009被引量：5: 2010年; 本文提出并实现了适用于现代层次化结构的FPGA芯片的CAD软件系统:FDE2009(FPGA Development Environment).该软件系统不但由工艺映射,布局布线,位流生成,编程下载等功能模块构成了一套完整的FPGA CAD流程,并且根据现代FPGA芯片层次化的结构特点,提出了逻辑分层的布局思想及由底至上逐层构建布线资源图的算法,提高了硬件资源的利用率及程序的运行效率.此外,本软件自定义了一套使用扩展性标志语言的文件系统,从而使其具有一定的通用性及良好的扩展性.软硬件协同测试结果表明该软件系统各模块功能正确,并能配合硬件高效的实现各类功能电路,是一套实用的FPGA软件系统.; 谢丁邵赟来金梅王健陈利光王元俞建德; 关键词：现场可编程门阵列工艺映射布线

一种专用可重配置的FPGA嵌入式存储器模块的设计和实现被引量：7: 2012年; 本文设计了一种满足FPGA芯片专用定制需求的嵌入式可重配置存储器模块.一共8块,每块容量为18Kbits的同步双口BRAM,可以配置成16K×1bit、8K×2bits、4K×4bits、2K×9bits、1K×18bits、512×36bits六种不同的位宽工作模式;write-first、no-change两种不同的写入模式.多个BRAM还可以通过FPGA中互连电路的级联来实现深度或宽度的扩展.本文重点介绍实现可重配置功能的电路及BRAM嵌入至FPGA中的互连电路.采用SMIC 0.13μm 8层金属CMOS工艺,产生FDP-II芯片的完整版图并成功流片,芯片面积约为4.5mm×4.4mm.运用基于March C+算法的MBIST测试方法,软硬件协同测试,结果表明FDP-II中的BRAM无任何故障,可重配置功能正确,证实了该存储器模块的设计思想.; 余慧王健; 关键词：嵌入式存储器可重配置 FPGA 互连灵敏放大器

基于BIST方法的新型FPGA芯片CLB功能测试方法被引量：5: 2017年; 新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所需配置较多,而位流回读较为缓慢,限制了定位速度.BIST测试法通过直接检测CLB的输出来发现故障,所需配置数量少于ILA级联法,但需要将测试激励传递到所有BUT导致端口负载大,布线存在困难.本文提出了一种将ORA中闲置资源配置为锁存器链,以便传递测试激励的方法.该方法降低了端口负载.同时利用剩余的逻辑资源建立扫描链,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的实验结果表明,与其他文献所用测试方案比较,测试所需配置次数由30次降低到26次,故障定位所需时间在2.4MHz时钟驱动下可达61.35ns.; 石超王健来金梅; 关键词：现场可编程门阵列内建自测试

一种基于FPGA快速进位链的时间数字转换电路被引量：3: 2016年; 设计了一种基于FPGA快速进位链的时间-数字转换电路.该电路采用延迟内插技术,引入双链结构消除建立/保持时间对寄存器阵列输出结果的影响,并采用半周期平均延迟测试法,在Xilinx Virtex-4芯片上实测获得了59.19ps的分辨率.该电路采用使能控制模块将寄存器阵列输出结果的锁定时间控制在一个时钟周期内.使用FPGA Editor软件对该电路中单级延迟宏单元进行配置,并利用用户约束文件替代传统的手工布局布线,使得电路具有可移植性.此外,利用该电路对实测芯片中的CLB组合开关参数进行了测试,结果满足数据手册中提供的参数值的范围.; 王丹王健来金梅; 关键词：现场可编程门阵列

基于开关阵列的连接单元版图自动生成被引量：3: 2008年; 研究了FPGA连接单元的版图自动生成方法,提出了一种用开关阵列结构实现FPGA连接单元版图的新方法,其主要步骤包括：编程连接的均匀化、交界的开关分配、开关与互连线的对应以及线网分裂的通道布线.该方法的优点是能够将连接单元的任意两条互连线进行编程连接,因而具有很好的灵活性.用该方法实现一个48×48的Wilton连接单元,与人工全定制相比版图面积增大12%~30%,大大缩短了版图的设计时间.; 王健来金梅童家榕; 关键词：集成电路现场可编程门阵列开关阵列通道布线

基于关键路径的FPGA时序电路最大工作频率测试方法: 2015年; 常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.; 袁靖茹杨震刘威王健来金梅; 关键词：FPGA 时序电路内建自测试

王健

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