您的位置： 专家智库 > >

国家自然科学基金(61306049)

作品数：5 被引量：12H指数：2
相关作者：刘军任福继王伟梁华国易鑫更多>>
相关机构：合肥工业大学德岛大学更多>>
发文基金：国家自然科学基金安徽省自然科学基金国家高技术研究发展计划更多>>
相关领域：自动化与计算机技术电子电信更多>>

文献类型

  • 5篇期刊文章
  • 2篇学位论文

领域

  • 4篇自动化与计算...
  • 3篇电子电信

主题

  • 4篇电路
  • 4篇集成电路
  • 2篇测试数据
  • 1篇低功耗
  • 1篇低功耗测试
  • 1篇调度
  • 1篇熔丝
  • 1篇三维集成电路
  • 1篇扫描链
  • 1篇数据压缩
  • 1篇通孔
  • 1篇向量
  • 1篇功耗
  • 1篇功耗测试
  • 1篇绑定
  • 1篇SOC
  • 1篇TAM
  • 1篇硅
  • 1篇并行测试
  • 1篇布图

机构

  • 7篇合肥工业大学
  • 3篇德岛大学

作者

  • 4篇刘军
  • 3篇任福继
  • 2篇梁华国
  • 2篇王伟
  • 1篇方芳
  • 1篇刘军
  • 1篇王伟
  • 1篇陈田
  • 1篇吴玺
  • 1篇易鑫

传媒

  • 2篇计算机工程与...
  • 1篇电子学报
  • 1篇微电子学与计...
  • 1篇中国科学：信...

年份

  • 3篇2020
  • 2篇2019
  • 1篇2017
  • 1篇2014
共 5 条 记 录，以下是 1-7
全选 清除 导出
排序方式：
一种低功耗双重测试数据压缩方案被引量：6
2017年
随着集成电路制造工艺的发展,VLSI(Very Large Scale Integrated)电路测试面临着测试数据量大和测试功耗过高的问题.对此,本文提出一种基于多级压缩的低功耗测试数据压缩方案.该方案先利用输入精简技术对原测试集进行预处理,以减少测试集中的确定位数量,之后再进行第一级压缩,即对测试向量按多扫描划分为子向量并进行相容压缩,压缩后的测试向量可用更短的码字表示;接着再对测试数据进行低功耗填充,先进行捕获功耗填充,使其达到安全阈值以内,然后再对剩余的无关位进行移位功耗填充;最后对填充后的测试数据进行第二级压缩,即改进游程编码压缩.对ISCAS89基准电路的实验结果表明,本文方案能取得比golomb码、FDR码、EFDR码、9C码、BM码等更高的压缩率,同时还能协同优化测试时的捕获功耗和移位功耗.
陈田易鑫王伟王伟刘军梁华国
关键词：低功耗测试测试数据压缩
使用辅助转接板和熔丝的2.5D集成电路测试策略被引量：3
2020年
绑定前转接板的测试对2.5D集成电路的成品率有重要影响。为提高绑定前转接板的测试故障覆盖率,并减少测试成本,提出了仅使用一块辅助转接板针对待测试转接板中的互连线进行开路和短路故障测试的新方案。该方案首先使用邻接矩阵求极大独立集的方法将待测试转接板上的互连线进行分组,使得每组内的互连线不会发生短路故障。分组完成后,在辅助转接板上布置导线,实现互连线的组内连接。接着使用所提出的分组间熔丝连接策略在辅助转接板上布置熔丝,将互连线进行组间连接,最大化可以对开路故障进行并行测试的测试路径数量,并且减少所需的熔丝数量。测试时,首先进行开路故障的测试。待开路故障测试完成,将辅助转接板上的熔丝熔断,再进行短路故障测试。实验结果表明,所提方案有效地提高了开路故障和短路故障的覆盖率,并且减少了硬件开销。
刘军王秀云任福继
关键词：熔丝
3D SoC并行测试中TAM调度优化设计被引量：1
2020年
提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。
吴欣舟方芳王伟
关键词：测试调度
三维扫描树叶子节点和TSVs数量的优化方法被引量：1
2014年
扫描树结构能够有效地减少集成电路的测试数据量和测试时间,降低电路的测试成本.为减少三维电路中扫描树的叶子节点和硅通孔数量,首先得出了扫描树中叶子节点的最小数量为最大相容组中所含扫描单元数量的结论,然后进一步得到了叶子节点取得最小值的充分必要条件.并在此基础上,提出了一种启发式算法来确定扫描树中相容组的连接顺序,使得叶子节点数量取得最小值的同时能够优化硅通孔的数量.实验结果表明了所提方法的有效性.
刘军吴玺梁华国任福继
关键词：三维集成电路测试数据
三维片上系统测试时间及成本的优化方法研究
随着21世纪集成电路制造产业取得巨大突破，三维集成技术成为引领行业延续摩尔定律的重要技术。相比传统二维芯片，三维芯片拥有更高的集成度、更具多样性的功能，芯片测试环节也将面临巨大挑战。优化测试过程的核心问题是控制测试成本，...
吴欣舟
2.5D和3D集成电路绑定前转接板和绑定后TSVs测试策略
以TSVs（Through Silicon Vias）为核心的2.5D/3D集成技术极大地减少了堆叠芯片中的互连线长度，使芯片的集成密度和带宽均得到了提高，并降低了系统功耗。与传统的二维集成电路相比，2.5D/3D集成电...
王秀云
关键词：集成电路
TSVs串扰故障分组测试和诊断策略被引量：1
2020年
TSVs串扰故障的测试和诊断对提高集成电路成品率有重要影响。为了减少TSVs测试和诊断时间,并且减少测试电路的面积开销,提出在信号接收端重用扫描单元的测试架构对TSVs串扰故障进行分组测试和诊断的新方案.该方案首先使用提出的TSVs分组算法,根据TSVs之间串扰影响距离,应用邻接矩阵求极大独立集对TSVs进行快速分组,使得每组内的TSVs不会发生串扰故障,并且最大化同组中TSVs的数量.分组完成后,使用提出的测试架构对同组内的TSVs进行并行测试,并且根据TSVs的测试响应,可以进一步诊断故障TSVs.实验结果表明,所提测试方案有效地减少了测试和诊断时间,并且减少了面积开销.
王秀云刘军刘军
关键词：串扰集成电路成品率扫描链
全选 清除 导出
共1页<1>
聚类工具0