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何仙娥

作品数：3 被引量：2H指数：1
供职机构：浙江大学电气工程学院超大规模集成电路设计研究所更多>>
发文基金：国家高技术研究发展计划更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 2篇期刊文章
  • 1篇科技成果

领域

  • 2篇电子电信
  • 1篇自动化与计算...

主题

  • 2篇嵌入式
  • 1篇硬核
  • 1篇时钟
  • 1篇时钟树
  • 1篇嵌入式CPU
  • 1篇系统芯片
  • 1篇芯片
  • 1篇建模技术
  • 1篇ORE
  • 1篇处理器
  • 1篇处理器IP
  • 1篇C-C

机构

  • 3篇浙江大学

作者

  • 3篇何仙娥
  • 3篇严晓浪
  • 2篇张培勇
  • 2篇葛海通
  • 1篇刘智力
  • 1篇刘坤杰
  • 1篇黄凯
  • 1篇孟建熠
  • 1篇王界兵
  • 1篇李春强
  • 1篇许志翰
  • 1篇郑丹丹
  • 1篇吕冬明
  • 1篇张宇弘
  • 1篇王雪松
  • 1篇杨建
  • 1篇沈海斌

传媒

  • 1篇电路与系统学...
  • 1篇浙江大学学报...

年份

  • 1篇2009
  • 1篇2008
  • 1篇2007
共 3 条 记 录，以下是 1-3
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排序方式：
一种嵌入式处理器IP的硬核建模技术及实现被引量：1
2009年
本文介绍了嵌入式处理器IP硬核的整套建模技术,并成功应用于一款32位高性能嵌入式处理器。生成的模型能准确描述IP硬核特性,符合业界工具标准输入格式并更易于使用,而且模型以加密或接口模型的方式很好地保护了IP核的知识产权。已有两款使用该处理器IP的SoC系统芯片基于这些模型流片成功,验证了模型的正确性和适用性。
何仙娥严晓浪葛海通
关键词：系统芯片建模技术
新型时延可控时钟网络驱动器及其应用被引量：1
2008年
传统的时钟偏差调整方法在应用于超深亚微米工艺时，由于流程各阶段时序一致性的降低会产生失效问题．为此，提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计．该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力，从而获得不同的传输延时．利用此特性，基于电路版图时序分析，通过重构DCCB单元进行时钟偏差调整，优化时钟周期．实验结果表明，与传统方法相比，此方法对时钟周期的缩减比例提高了10％～17％，而芯片面积及功耗保持不变．
吕冬明张培勇严晓浪郑丹丹何仙娥
关键词：时钟树
32位C-CORE嵌入式CPU及其平台
严晓浪王界兵葛海通张培勇许志翰王雪松沈海斌何仙娥刘坤杰李春强刘智力张宇弘孟建熠黄凯杨建
高性能嵌入式CPU的设计技术是集成电路设计中难度最大的领域，其研究起点很高，对前期工作的积累要求也很高，涉及的知识领域涵盖集成电路设计、计算机系统结构、设计自动化工具、半导体工艺、计算机操作系统和电子信息领域的应用等多种...
关键词：
关键词：嵌入式CPU
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