陈柱佳
- 作品数：16 被引量：6H指数：2
- 供职机构：中国科学院电子学研究所更多>>
- 发文基金：国家自然科学基金全球变化研究国家重大科学研究计划国家科技重大专项更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 延时链控制码自适应的快速延时锁定环路
- 本发明公布一种延时链控制码自适应的快速延时锁定环路，包括一数字控制延时链，用于产生相互间相位差为90°的四个时钟信；一鉴相器，用于输出延时差指示信号的超前或滞后信号；一粗调时间数字转换器，用于输出粗调延时链控制码；一粗调...
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- 文献传递
- 一种新型宽范围固定上升沿的数字占空比矫正电路被引量：1
- 2012年
- 提出一种应用于FPGA中的新型宽调整范围的数字占空比矫正电路.该电路在0.13μm CMOS标准工艺下实现,具有固定上升延时的特性.通过采用连续逼近寄存器,实现了占空比的快速调整.测试结果表明,其调整范围为10%～85%,在80～250 MHz输入范围内输出占空比变化为50%±2%,所需调整时间为6个时钟周期.
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- 一种包含可定制熔丝配置模块的可编程逻辑电路
- 本发明公开了一种可定制的可编程逻辑电路，其配置位由可定制的静态存储器(SRAM)配置单元和可切换为熔丝位控制的可定制熔丝配置单元共同构成。在实现定制电路时，按照一定流程，通过更改有限层金属掩膜版，实现将部分电路功能固化，...
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- 文献传递
- 一种宽分频比范围的可编程分频器被引量：2
- 2017年
- 提出了一种改进的宽分频比范围可编程分频器,支持对分频数和占空比的编程设置。该结构由改进的可编程下行异步计数器和脉冲二分频器组成,采用置数自释放结构和"时间裕度借用"方法,将关键路径延时容忍度增大了一个时钟周期。提出的分频器采用0.13μm CMOS工艺进行设计与流片,版图尺寸为38.5μm×66.2μm。流片后的测试结果表明,该分频器的分频比范围为2~1 022,在分频比为m的条件下,占空比可从1/m调节至(m-1)/m。在全分频范围内,工作速度可达1.85GHz,功耗小于0.82mW。
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- 关键词：可编程分频器
- 一种数字延时锁定环电路
- 本发明公开了一种快速锁定数字延时锁定环电路，涉及信号相位偏移技术，包括占空比调整电路、鉴相器、数字控制延时链、数字时间转换器、移位计数器和复制延时单元。数字控制延时链包括至少四级相同的延时单元，每个延时单元均由相同的控制...
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- 文献传递
- 一种恒定压差、可变输出电压低压差线性稳压器
- 本发明公开了一种具有恒定压差、可变输出的LDR(Low dropout regulator，低压差线性稳压器)，该线性稳压器包括：开关稳压器、滤波器、运算放大器、驱动电路及输出功率管。传统的低压差线性稳压器一般工作在特定...
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- 文献传递
- 一种数字延时锁定环电路
- 本发明公开了一种快速锁定数字延时锁定环电路，涉及信号相位偏移技术，包括占空比调整电路、鉴相器、数字控制延时链、数字时间转换器、移位计数器和复制延时单元。数字控制延时链包括至少四级相同的延时单元，每个延时单元均由相同的控制...
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- 一种恒定压差、可变输出电压低压差线性稳压器
- 本发明公开了一种具有恒定压差、可变输出的LDR(Low dropout regulator，低压差线性稳压器)，该线性稳压器包括：开关稳压器、滤波器、运算放大器、驱动电路及输出功率管。传统的低压差线性稳压器一般工作在特定...
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- 一种抗SET的加固环形振荡器
- 本发明公开了一种抗SET的加固环形振荡器，包括：N级主环形振荡器，其包括N级延时单元，每一级延时单元均输出3对差分输出，共输出3N对差分输出；以及N个输出表决器，每个输出表决器均与N级主环形振荡器中的一级延时单元相连接并...
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- 基于新型时间放大器流水线时间数字转换器被引量：1
- 2018年
- 针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题,提出一种适用于流水线型TDC结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构,可实现增益为4的整数倍时间放大。在0.35μm标准CMOS工艺下完成整体流水线型TDC的设计,仿真结果显示,输入动态范围为6.11 ns,时间分辨力为13.1 ps,转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC,转换速率提高19.5%,精确度提高33.7%。
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- 关键词：流水线
