张茉莉
- 作品数：9 被引量：8H指数：2
- 供职机构：中国科学院电子学研究所更多>>
- 发文基金：国家重点基础研究发展计划国家自然科学基金国家科技重大专项更多>>
- 相关领域：电子电信自动化与计算机技术文化科学更多>>
- 面向算术单元的FPGA工艺映射算法被引量：1
- 2012年
- 本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.
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- 关键词：FPGA工艺映射
- 通道分布及互连线段长度对FPGA结构的影响
- 本文讨论了FPGA中布线通道的不均匀分布,以及在不均匀分布的布线通道结构中,互连线段长度为4和长度为8的不同比例组合,对芯片面积和电路性能的影响。并引入高斯、正弦、三角三种数学分布函数,构建三种不均匀的布线通道结构,在这...
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- 关键词：电子电路高斯分布
- 文献传递
- 改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法
- 为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化，提出一种改进的基于假设后验证的时序优化算法。在位并行随机模拟提取候选属性不变量之前，利用寄存器共享来降低初始候选不变量数目，以减少SAT程序的频繁调用；然...
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- 文献传递网络资源链接
- 采样可选择的FPGA片内逻辑分析仪设计方法被引量：1
- 2012年
- 针对大容量的信号采样时片内逻辑分析仪存储器资源紧张的情况,本文提出了一种采样可选择的FPGA片内逻辑分析仪的设计方法.本方法通过布局布线约束实现JTAG硬核的复用,并利用JTAG硬核修改FPGA内寄存器实现采样信号的重新选择.测试结果表明,与某商用工具相比,根据该方法实现的片内逻辑分析仪对采样信号进行N分组后,在同等条件下所需的片内存储资源降低到1/N,同时设计时序的稳定性得以保证.
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- 关键词：FPGA
- 基于区域重组的异构FPGA工艺映射算法被引量：3
- 2012年
- 传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.
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- 关键词：FPGA
- 存储分块对FPGA高级综合的影响
- GA高级综合中通常采用存储分块的方式提升实现电路的并行度,本文分析了横纵分块、矩阵分块等多种分块方法适用的范围,及对实现电路性能的影响.实验结果表明,在不影响资源占用量的情况下,采用横纵分块和矩阵分块均会降低电路延时.在...
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- 关键词：现场可编程门阵列
- 针对递归函数的高级综合编译优化算法被引量：2
- 2013年
- 为了消除高级综合中的递归函数调用,提出一种基于函数调用图(FCG)和分支决策的编译优化算法.首先在LLVM编译器架构下给出FCG的中间结构,将递归调用转换为非递归函数的嵌套调用,然后借助决策树的构造规则去除函数体中的分支判断及未调用的子支,最后采用子函数复用、资源预评估的方法控制实现电路的规模.实验结果表明,与内联展开算法RecursionHW相比,采用该算法综合后的逻辑单元数平均减少63%,时钟频率平均提高3.2倍,并且高级综合的总时长随递归深度的增大而呈指数级减少.
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- 关键词：递归函数函数调用图决策树
- 基于数组分块的FPGA高级综合编译优化算法被引量：2
- 2013年
- 针对FPGA高级综合中提高矩阵存储并行的问题,提出了一种基于数组分块的编译优化算法,用来优化以矩阵乘法为代表的矩阵应用。算法在LLVM编译器架构下对访存密集的数组进行分块,然后对迭代空间进行对应的合并,最后修改迭代空间与数据空间之间的数据访问。与AutoESL循环展开算法的实验对比表明,在分块数目最优的情况下,矩阵乘法电路的延时平均被降低46%,资源平均被降低39%。因而该基于数组分块的高级综合编译优化算法能有效降低电路延时和资源使用量。
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- 关键词：现场可编程门阵列
- 改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法被引量：1
- 2012年
- 为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41%和48%,关键路径延迟减小30%;与同类方法相比,该算法运行时间平均下降17%.
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