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何蓉晖

作品数:8 被引量:32H指数:3
供职机构:中国科学院计算技术研究所更多>>
发文基金:国家自然科学基金国家高技术研究发展计划中国科学院知识创新工程重要方向项目更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 3篇期刊文章
  • 2篇会议论文
  • 2篇科技成果
  • 1篇专利

领域

  • 4篇自动化与计算...
  • 3篇电子电信

主题

  • 4篇电路
  • 4篇自测试
  • 4篇内建自测试
  • 3篇低功耗
  • 3篇设计技术
  • 3篇集成电路
  • 3篇功耗
  • 2篇移位寄存器
  • 2篇通用CPU
  • 2篇通用CPU芯...
  • 2篇线性反馈移位...
  • 2篇芯片
  • 2篇可测试性
  • 2篇可测试性设计
  • 2篇可测性
  • 2篇可测性设计
  • 2篇反馈移位寄存...
  • 2篇CPU芯片
  • 2篇MARCH算...
  • 2篇测试性

机构

  • 8篇中国科学院

作者

  • 8篇何蓉晖
  • 8篇李晓维
  • 6篇李华伟
  • 4篇宫云战
  • 3篇吕涛
  • 2篇尹志刚
  • 2篇骆祖莹
  • 1篇赵海燕
  • 1篇张英相
  • 1篇陈治国
  • 1篇韩银和
  • 1篇高光荣
  • 1篇徐勇军
  • 1篇李发春
  • 1篇赵荣彩
  • 1篇范东睿
  • 1篇藤原秀雄
  • 1篇刘国华
  • 1篇王宏伟
  • 1篇蒋敬旗

传媒

  • 1篇同济大学学报...
  • 1篇微电子学与计...
  • 1篇计算机工程与...
  • 1篇第二届中国测...
  • 1篇企业信息化高...

年份

  • 2篇2004
  • 2篇2003
  • 4篇2002
8 条 记 录,以下是 1-8
排序方式:
可测试性设计技术在一款通用CPU芯片中的应用被引量:9
2002年
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。
李华伟李晓维尹志刚吕涛何蓉晖
关键词:可测试性设计CPU芯片
可测试性设计技术在一款通用CPU芯片中的应用
可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本.文中介绍了在一...
李华伟李晓维尹志刚吕涛何蓉晖
关键词:可测试性设计CPU芯片
文献传递
内置自测试自动综合技术的研究
李晓维何蓉晖吕涛李华伟骆祖莹宫云战张英相藤原秀雄赵海燕李发春王宏伟
“内置自测试自动综合技术的研究”是国家自然科学基金资助课题(编号:69976002)。  该项目主要研究VLSI的内置自测试(BIST)设计方法,主要成果分四个方面:(1)在VLSI自测试设计的研究方面,提出了并行反馈B...
关键词:
关键词:数字电路
一款通用CPU的存储器内建自测试设计被引量:11
2002年
存储器内建自测试 (memorybuilt-inself-test,MBIST)是一种有效的测试嵌入式存储器的方法 .在一款通用CPU芯片的可测性设计 (design -for-testability ,DFT)中 ,MBIST作为cache和TLB的存储器测试解决方案被采用 ,以简化对布局分散、大小不同的双端口SRAM的测试 .5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作 ,测试结果由扫描链输出 ,使得测试时间和芯片引脚开销都降到最小 .所采用的march 13n算法确保了对固定型故障、跳变故障、地址译码故障和读写电路的开路故障均达到 10 0 %的故障覆盖率 .
何蓉晖李华伟李晓维宫云战
关键词:存储器内建自测试MARCH算法可测性设计超大规模集成电路IP核
一种低功耗BIST测试产生器方案被引量:14
2003年
低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低。给出了以ISCAS’85/89部分基准电路为对象的实验结果,电路的平均测试功耗降幅在54.4%~98.0%之间,证明了该方案的有效性。
何蓉晖李晓维宫云战
关键词:BIST低功耗设计内建自测试线性反馈移位寄存器集成电路
软硬件协同的低功耗系统设计
李晓维赵荣彩徐勇军韩银和骆祖莹何蓉晖刘国华范东睿陈治国蒋敬旗李华伟高光荣
在体系结构级,以目前国际流行参考基准,构建了超标量体系结构低功耗分析模拟环境,结合龙芯通用CPU芯片设计,完成了低功耗分析研究。在编译优化级,研究多线程低功耗的编译优化技术,针对支持多线程的两类体系结构模型,分别提出相应...
关键词:
关键词:低功耗软硬件协同系统设计技术
一款通用CPU中的Memory BIST设计
存储器内建自测试(Memory Built-In Self-Test,简称MBIST)是一种有效的测试嵌入式存储器的方法.它通过把存储器测试逻辑做到芯片内部而使得原本复杂、耗时的测试过程变得简单易行,同时大大降低了测试成...
何蓉晖李华伟李晓维宫云战
关键词:存储器内建自测试MARCH算法可测性设计
文献传递
一种准单跳变测试集的低功耗内建自测试产生器
本发明涉及大规模集成电路中的准单跳变测试集的低功耗内建自测试产生器。由n位线性反馈移位寄存器LFSR、n位环型移位寄存器CSR、非门、或非门、n个异或门组成。使有效时钟频率降为原来的1/2n(n为LFSR的位数)。本发明...
何蓉晖李晓维
文献传递
共1页<1>
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