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维持电压和失效电流线性可调节的高压ESD器件被引量：3: 2015年; 为了研究可控硅结构的静电释放保护器件结构尺寸与性能的关系,采用0.5μm的5 V/18 V CDMOS工艺流片两组SCR ESD器件,使用传输线脉冲测试系统测试器件的性能参数。实验结果表明,随着N阱内P+区和P阱内N+区间距从6μm增加到22μm,ESD器件的维持电压线性增大,从2.29 V升高到9.64 V,幅度达421%;单位面积的失效电流线性减小,幅度约为63%。分析与仿真结果表明,该线性关系具有普遍适用性,可用于调节器件的健壮性和功率耗散能力,满足智能功率集成电路的高压ESD防护需求。另一组随着P阱内P+区和N+区间距增大,维持电压和失效电流呈现非线性的变化,但触发电压迅速降低,可用于实现高压SCR ESD器件的低触发电压设计。; 鄢永明曾云夏宇张国梁; 关键词：静电放电可控硅

一种低压低功耗CMOS运算放大器的设计被引量：4: 2005年; 采用0.6μm CMOS工艺设计了一种低压低功耗的运算放大器。该放大器利用工作在亚阈值区的CMOS基准源,在此基础上运用了PMOS差分输入级,以及CMOS推挽输出级结构。电源工作电压1.8 V^5.5 V,静态工作电流仅为μA级,并具有80 dB的开环增益、高电源电压抑制比和高共模抑制比等特点。; 谢强李宏建鄢永明; 关键词：低压低功耗 CMOS 运算放大器

基于8051软核的SOPC系统设计与实现被引量：9: 2005年; 介绍了基于IP的可重用的SOC设计方法;选用MC8051IP核为核心控制器,自主开发了UARTIP核、I2CIP核、USBIP核,采用Wishbone片上总线架构,集成了一个MCU系统;同时设计了针对此MCU系统的微机调试软件和硬件调试器,并实现了MCU系统的FPGA验证和整个系统的功能验证。设计中采用了开发8051行为模型的方式,缩短了系统仿真的时间;而USBIP核设计则采用双缓冲区结构,方便了系统集成,提高了传输速度。; 鄢永明刘轶民曾云赵建业; 关键词：IP核 WISHBONE 片上总线 UART IP核设计 WISHBONE

静电放电及其防护器件研究: 静电放电(ESD)是造成集成电路失效的主要原因之一。研究ESD机理并采用适当有效的方法防止损害发生对集成电路的可靠性有重大影响。随着微电子行业的发展，集成电路的ESD保护面临越来越大的挑战。对集成电路的ESD可靠性进行研...; 鄢永明; 关键词：集成电路静电放电压敏电阻; 文献传递

FPGA器件结构及系统集成研究被引量：7: 2006年; 介绍了通用FPGA器件的结构和功能,阐述了基于FPGA器件设计的特殊性.采用SOPC技术,把一个由许多芯片组成的单片机系统集成到一块FPGA芯片上,对其功能进行了分析,结果表明:基于FPGA器件的设计可以简化电路,优化复杂电路的性能.; 鄢永明曾云赵建业; 关键词：片上可编程系统 USB UART

LDMOS-SCR ESD器件漂移区长度对器件性能的影响被引量：2: 2015年; 采用软件仿真一系列的横向扩散金属氧化物半导体(Laterally diffused metal oxide semiconductor,LDMOS)可控硅(Silicon controlled rectifier,SCR)静电放电(Electrostatic discharge,ESD)保护器件,获取工作状态的I-V曲线。结果表明,随着漂移区间距缩小,单位面积的失效电流增大,器件的ESD保护水平提高,但器件的维持电压减小,器件的鲁棒性降低。仿真提取关键点的少数载流子浓度、电流密度、电压强度等电学特性,根据采样结果和理论分析,内部载流子输运能力增强,但导通电阻无明显变化是该现象的内在原因。采用0.5μm 5V/18V CDMOS(Complementary and double-diffusion MOS,互补型MOS和双扩散型MOS集成)工艺流片并测试器件,测试结果证实了仿真结论。为了提高器件的失效电流且不降低维持电压,利用忆阻器无源变阻的特性,提出了一种新型的LDMOS-SCR ESD保护器件(M-ESD器件),理论分析表明,该器件内部忆阻器与寄生晶体管组成的系统能够有效地协同工作,在不增大芯片面积和不降低维持电压的情况下,使器件的失效电流增加,提高器件保护水平。; 鄢永明曾云夏宇张国梁; 关键词：静电放电保护闩锁

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鄢永明