孙海珺
- 作品数：12 被引量：14H指数：2
- 供职机构：西安交通大学电子与信息工程学院更多>>
- 发文基金：国家高技术研究发展计划国家自然科学基金总装备部科研项目更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 集成电路的复合扫描单元
- 本发明涉及集成电路设计领域，公开了一种集成电路的复合扫描单元，适用于扫描链和测试图形生成器的集成设计。它包括：D触发器、多路选择器、异或门；D触发器引出有输入端、正输出端Q、时钟输入端CLK；多路选择器具有一个内部输入端...
- 雷绍充曾永甲孙海珺
- 文献传递
- 一种基于格雷码的电路自测试序列分配算法被引量：4
- 2011年
- 为了降低组合电路内建自测试的测试功耗，提出了一种基于格雷码的测试序列分配算法．分组式格雷码序列和种子序列相异或生成单跳变测试序列，根据电路的基本输入权重，合理分配测试序列位，减少了电路内部节点的跳变，有效降低了电路的测试功耗．该算法应用在改进的布斯二阶乘法器的自测试中，根据不同的数据通道位宽，相对于传统自测试架构，测试功耗降低了35．6％～43．7％，并且不影响乘法器的性能．对ISCA85基准电路的测试结果表明，该算法降低了测试功耗，具有高的故障覆盖率和少的测试长度，与LFSR相比功耗下降了59．3％～97．3％，并且硬件开销小．实验结果表明，该算法有效降低了组合电路的测试功耗，特别适合于系统级芯片内部模块的内建自测试．
- 孙海珺王宣明卢晓博邵志标
- 关键词：功耗内建自测试格雷码
- 32位浮点RISC微处理器的研究
- 孙海珺
- 关键词：微处理器计算机体系结构总线
- 高频单片DC-DC buck变换器的驱动与控制设计
- 本文采用硅衬底CMOS工艺实现的单片集成DC-DCbuck变换器,必须提高开关频率才能实现无源器件尤其电感器的完全集成.在优化芯片面积和功耗的基础上,提出了在高频时具有良好稳定性与可靠性的鲁棒控制.仿真结果表明,开关频率...
- 李清华邵志标耿莉孙海珺
- 关键词：单片集成DC-DC变换器高频
- 43位浮点流水线乘法器的设计被引量：1
- 2006年
- 提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4-2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15.4%。
- 梁峰邵志标孙海珺
- 关键词：浮点乘法器流水线BOOTH算法
- 高性能低功耗32位浮点RISC微处理器的研究被引量：6
- 2005年
- 提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.
- 孙海珺邵志标邹刚赵宁
- 关键词：精简指令系统微处理器
- 高速流水线浮点乘法器的设计研究
- 2007年
- 设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近期提供的同类乘法器单元快47%。该设计有效地提高了乘法器的整体性能。
- 梁峰邵志标雷绍充孙海珺刘小勇
- 关键词：BOOTH算法浮点乘法器流水线
- 偏压及异质晶相对厚膜电致发光器件性能影响的研究
- 孙海珺
- 关键词：电致发光介电系数
- 集成电路的复合扫描单元
- 本发明涉及集成电路设计领域，公开了一种集成电路的复合扫描单元，适用于扫描链和测试图形生成器的集成设计。它包括：D触发器、多路选择器、异或门；D触发器具有输入端、引出有正输出端Q、时钟输入端CLK；多路选择器具有一个内部输...
- 雷绍充曾永甲孙海珺
- 文献传递
- 基于非冗余排序的地址总线的功耗优化编码被引量：1
- 2006年
- 提出了一种新的低功耗非冗余排序总线编码方法,通过对改进的偏移地址线的动态重排以降低具有高负载的地址总线的功耗.该编码方法根据偏移地址的值域对地址总线的低位进行优化重排,通过高位地址总线传送排序矢量至存储器的地址接收端,相对于传统的地址总线编码方法,具有更低的总线跳变率.实验结果表明,采用所提出的非冗余排序总线编码,地址总线的跳变率降低了88.2%,功耗减少了76.1%,有效降低了地址总线的功耗.
- 孙海珺邵志标
- 关键词：低功耗地址总线总线编码跳变
