蒲杰
- 作品数：4 被引量：3H指数：1
- 供职机构：中国电子科技集团公司第二十四研究所更多>>
- 发文基金：模拟集成电路重点实验室基金模拟集成电路国家重点实验室开放基金更多>>
- 相关领域：电子电信更多>>
- 采用采样开关线性增强技术的12位100MS/s SAR ADC
- 2020年
- 提出了一种采用采样开关线性增强技术的12位100 Ms/s SAR模数转换器(ADC)。首先采用了一种基片浮动技术,随着输入信号的变化,采样开关的寄生电容变化减小,总寄生电容降低。其次采用了一种采样开关基片升压技术,降低了采样开关的导通阻抗。最后,采用40 nm CMOS工艺制作了一种12位100 MS/s SAR ADC。测试结果表明,在电源电压1 V下,该ADC的SNDR为64.9 dB,SFDR为83.2 dB,消耗功率为2 mW。该ADC的核心电路尺寸为0.14μm×0.14μm。FoM值为13.8 fJ/(conv·step)@Nyquist频率。
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- 关键词：模数转换器
- 一种新型的融合控制码与数据码的8/10 bit编码器
- 2018年
- 设计了一种融合控制码(K码)与数据码(D码)、具有无效K码检测功能的高速8/10bit编码器。深入研究了8/10bit的编码特点以及K码与D码的内在相关性,提出了将K码融合于D码的改进编码方法。相比传统方法,该编码方法更简单,速度更快,占用逻辑资源更少。采用Verilog HDL语言设计了编码器,使用Modelsim软件对设计进行了功能验证,并利用Quartus Ⅱ综合实现了8/10bit编码电路。该编码器可直接应用于需要8/10bit编码的收发器。
- 姚佳蒲杰青旭东钟黎
- 关键词：控制码编码器VERILOGHDL
- 基于JESD204B协议支持大/小端模式的加扰器
- 2019年
- 设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog HDL语言对电路进行设计,利用Modelsim进行功能仿真,在Quartus II软件上进行实现。该加扰器可直接移植到基于JESD204B协议的收发器。
- 姚佳蒲杰何基吴燕青
- 关键词：加扰器
- 基于ESIstream协议的高速串行收发接口被引量：3
- 2020年
- 针对现有高速串行接口协议复杂、数据效率低的问题,基于ESIstream协议,提出一种应用于12~14位ADC/DAC新型收发接口的设计方案。采用14B/16B编解码算法,降低了数字电路的设计复杂度,将有效数据率提高到87.5%。加解扰器中,LFSR采用斐波纳契结构和多项式X^17+X^3+1来并行设计,降低了LFSR的工作时钟频率。采用Modelsim软件进行功能验证,并基于Design Compiler平台,采用TSMC 65 nm工艺库对电路进行综合。结果表明,该收发电路的单通道传输速度可达6.4 Gbit/s。
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- 关键词：多通道同步高速接口
