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陈力颍

作品数：2 被引量：2H指数：1
供职机构：天津大学电子信息工程学院更多>>
发文基金：国家高技术研究发展计划国家科技重大专项更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 2篇中文期刊文章

领域

  • 2篇电子电信

主题

  • 2篇ASIC设计
  • 1篇振荡器
  • 1篇直接数字频率
  • 1篇直接数字频率...
  • 1篇直接数字频率...
  • 1篇数控振荡器
  • 1篇数字频率合成
  • 1篇数字频率合成...
  • 1篇数字锁相
  • 1篇数字锁相环
  • 1篇锁相
  • 1篇锁相环
  • 1篇频率合成器
  • 1篇全数字
  • 1篇全数字锁相环
  • 1篇合成器
  • 1篇ROM
  • 1篇VERILO...
  • 1篇ASIC
  • 1篇DDS

机构

  • 2篇天津大学

作者

  • 2篇季轩
  • 2篇毛陆虹
  • 2篇陈力颍
  • 1篇王峥
  • 1篇谢生
  • 1篇王子青
  • 1篇张世林

传媒

  • 2篇电路与系统学...

年份

  • 2篇2011
共 2 条 记 录，以下是 1-2
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排序方式：
应用于SoC的全数字锁相环ASIC设计被引量：1
2011年
设计了一种全数字锁相环(All-Digital PLL)。该锁相环中环形数控振荡器由使能单元构成,且环形结构分为粗调和精调两部分,具有锁定范围宽、锁定精度高、功耗低的特点,且捕获范围可以根据需要进一步拓宽。本设计基于CMOS标准单元,所有子模块均采用可综合的Verilog HDL代码描述,利于不同工艺间的移植,设计周期和复杂度大大降低。该全数字锁相环可以产生不同频率的高精度时钟信号,作为IP嵌入SoC系统。
季轩毛陆虹王子青王峥陈力颍
关键词：全数字锁相环数控振荡器IP核VERILOGHDL
基于ROM结构的直接数字频率合成器ASIC设计被引量：1
2011年
完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。
季轩毛陆虹陈力颍谢生张世林
关键词：ASIC
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共1页<1>
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