黄志洪
- 作品数：30 被引量：32H指数：3
- 供职机构：中国科学院电子学研究所更多>>
- 发文基金：国家自然科学基金北京市重点实验室开放基金国家科技重大专项更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 基于配置模式匹配和层次化映射结构的高效FPGA码流生成系统研究被引量：3
- 2019年
- 码流生成在FPGA电子设计自动化(EDA)流程中,提供应用电路在芯片上物理实现所需的精准配置信息。现代FPGA的发展一方面呈现出器件规模及码流容量越来越大的趋势,另一方面越来越多可变阵列大小的嵌入式应用(例如eFPGA)又要求码流生成器具备更高的配置效率以及更精简的可重构数据库。针对码流生成时间增加的问题和阵列规模任意缩放的需求,该文提出一种模式匹配和层次映射的码流生成方法,即对编程单元按配置模式进行分类建模,在配置时按模型进行调用匹配,并采用了层次化的码流映射策略,使得数据库可随阵列排布调整动态生成。该方法可有效应对FPGA嵌入式应用中码流容量的增大以及阵列规模可变所带来的挑战,同时相比平面化的建模及映射方法,码流配置的时间复杂度由O(n)降低为O(lgn)。
- 涂开辉黄志洪侯峥嵘杨海钢
- 关键词：FPGA嵌入式层次化
- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
- 黄志洪韦援丰杨立群李威魏星江政泓林郁杨海钢
- 文献传递
- 一种基于与非锥簇架构FPGA输入交叉互连设计优化方法被引量：2
- 2016年
- 该文针对与非锥(And-Inverter Cone,AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。
- 黄志洪李威杨立群江政泓魏星林郁杨海钢
- 关键词：连通率
- 基于与非锥的新型FPGA逻辑簇互连结构研究
- 2015年
- 该文针对新型FPGA可编程逻辑单元与非锥(And-Inverter Cone,AIC)的结构特性,提出一系列方案以得到优化的逻辑簇互连结构,包括:移除输出级交叉矩阵,单级反相交叉矩阵,低负载电路优化,将反馈和输出选择功能分开,限制AIC输出级数的基础上移除中间级交叉矩阵,与LUT架构进行混合等。通过大量的实验,得出针对面积延时积最优的AIC簇互连结构,与Altera公司的FPGA芯片Stratix-IV结构相比,该结构逻辑功能簇本身面积减小9.06%,MCNC应用电路集在基于优化的AIC FPGA架构上实现的平均面积延时积减小40.82%,VTR应用电路集平均面积延时积减小17.38%;与原有的AIC结构相比,簇面积减小23.16%,MCNC应用电路集平均面积延时减小27.15%,VTR应用电路集平均面积延时积减小15.26%。
- 黄志洪杨海钢杨立群李威江政泓林郁
- 一种基于约化因子上三角矩阵求逆的FPGA实现方法被引量：1
- 2018年
- 矩阵运算广泛应用于实时性要求的各类电路中,其中矩阵求逆运算最难以实现。基于现场可编程门阵列(FPGA)实现矩阵求逆能够充分发挥硬件的速度与并行性优势,加速求逆运算过程。基于改进的脉动阵列的计算架构,采用一种约化因子求逆的优化算法,将任意一个n×n阶上三角矩阵转换成对角线为1的上三角矩阵,使得除法运算与乘加运算分离开来,大大简化矩阵求逆运算过程。以一个4×4阶上三角矩阵求逆为例,在Xilinx ISE平台下,采用Virtex5 FPGA完成算法实现与功能验证,在14个周期内,使用了2个除法器,3个乘法器与4个加法器实现整个矩阵求逆运算。相比于经典的脉动阵列架构,仅占用近一半资源的同时,性能提升了26.43%;相比于集成更多处理单元(PE)的脉动阵列实现方式,在性能近乎不变的情况下,耗费的资源缩减到1/4,大幅度提升了资源利用率。
- 周杨王佳薇黄志洪杨海钢
- 关键词：矩阵求逆现场可编程门阵列约化因子
- 一种基于与或非结构的可编程逻辑单元
- 本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉...
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- 文献传递
- 一种支持高效加法的FPGA嵌入式DSP IP设计
- 2017年
- 提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号处理(DSP)单元知识产权(IP)硬核结构,相比于Altera公司的Stratix-Ⅲ DSP结构,基于本文提出的优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的输入实现数据预处理,减小了硬件资源的开销,并进一步提升了电路性能。同时在DSP结构中加入了乘法旁路器和二级符号位扩展的加法电路,在减小DSP实现面积的同时,支持超高位宽、高速的流水线型加法运算,扩展了DSP的应用范围。采用TSMC 55 nm标准CMOS工艺设计并完成了所提出的DSP IP核的电路实现,可实现包括72位可变位宽加法及36位可变位宽乘法等在内的9种运算模式。
- 王楠王楠黄志洪杨海钢
- 关键词：嵌入式DSP
- 一种延时锁定环路
- 本发明提供了一种延时锁定环路，包括：数字控制延时链，调节数字控制延时链的延时，并在相应的输出模式下输出时钟信号；鉴相逻辑电路，根据参考时钟和反馈时钟的延时差是否落在锁定精度范围内生成并输出超前或滞后信号、锁定逻辑信号；数...
- 张丹丹杨海钢朱文锐高丽江李威黄志洪
- 文献传递
- 适用于FPGA的浮点型DSP硬核结构设计被引量：1
- 2019年
- 提出一种浮点型数字信号处理器(DSP)硬核结构,在兼容定点数运算的同时,也为浮点数运算提供较好支持。目前各大现场可编程门阵列(FPGA)主流厂商在实现浮点数运算功能时均采用软核实现方式,即将浮点数运算算法映射到芯片上,通过逻辑资源和 DSP 模块实现。相比于传统方法,提出的硬核结构在不占用 FPGA 中其他逻辑资源情况下,仅利用 DSP 模块便能完成浮点数运算。设计中,充分考虑负载和时延影响,插入多级流水线,显著提高浮点数的计算效率。采用中芯国际(MCI)28 nm 工艺设计并完成所提出的浮点型 DSP 硬核结构。仿真结果表明,所提出的硬核结构的单个浮点数加法和乘法效率为 0.4 Gflops。
- 赵赫黄志洪余乐杨海钢许仕龙许仕龙
- 关键词：现场可编程门阵列数字信号处理器
- 一种延时锁定环路
- 本发明提供了一种延时锁定环路，包括：数字控制延时链，调节数字控制延时链的延时，并在相应的输出模式下输出时钟信号；鉴相逻辑电路，根据参考时钟和反馈时钟的延时差是否落在锁定精度范围内生成并输出超前或滞后信号、锁定逻辑信号；数...
- 张丹丹杨海钢朱文锐高丽江李威黄志洪
